インテル® アクセラレーション・スタック (インテル® Xeon® CPU＆FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル

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ID 683193
日付 11/04/2019
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ドキュメント目次
ドキュメント目次 x
1. アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル
1. アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル x
1.1. 本リファレンス・マニュアルについて 1.2. 概要 1.3. CCI-Pインターフェイス 1.4. AFUの要件 1.5. インテル® FPGAベーシック・ビルディング・ブロック 1.6. デバイス・フィーチャー・リスト 1.7. インテル® アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアルの改訂履歴
1.1. 本リファレンス・マニュアルについて x
1.1.1. 本リファレンス・マニュアルのご利用にあたり 1.1.2. 規則 1.1.3. 関連資料 1.1.4. アクセラレーション・スタック (インテル Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアルの頭字語一覧 1.1.5. アクセラレーションの用語集
1.2. 概要 x
1.2.1. FPGAインターフェイス・マネージャー (FIM) 1.2.2. インテルFPGAインターフェイス・ユニット (FIU) 1.2.3. メモリーおよびキャッシュ階層
1.2.2. インテルFPGAインターフェイス・ユニット (FIU) x
1.2.2.1. インテル® FPGA PAC向けFIU 1.2.2.2. インテルFPGA統合プラットフォーム向けFIU 1.2.2.3. FIU機能の比較
1.3. CCI-Pインターフェイス x
1.3.1. 信号情報 1.3.2. メインメモリーに対する読み出しおよび書き込み 1.3.3. 割り込み 1.3.4. UMsg 1.3.5. I/OメモリーへのMMIOアクセス 1.3.6. CCI-P Tx信号 1.3.7. Txヘッダーのフォーマット 1.3.8. CCI-P Rx信号 1.3.9. マルチキャッシュ・ライン・メモリー・リクエスト 1.3.10. バイト・イネーブル・メモリー・リクエスト (インテル FPGA PAC D5005) 1.3.11. そのほかの制御信号 1.3.12. プロトコルフロー 1.3.13. 順序付けの規則 1.3.14. タイミング図 1.3.15. CCI-P のガイダンス
1.3.2. メインメモリーに対する読み出しおよび書き込み x
1.3.2.1. メインメモリーからの読み出し 1.3.2.2. メインメモリーへの書き込み
1.3.8. CCI-P Rx信号 x
1.3.8.1. RxヘッダーおよびRxデータの形式
1.3.10. バイト・イネーブル・メモリー・リクエスト (インテル FPGA PAC D5005) x
1.3.10.1. バイト・イネーブルとフル・キャッシュ・ライン・アクセスの併用
1.3.12. プロトコルフロー x
1.3.12.1. アップストリーム・リクエスト 1.3.12.2. ダウンストリーム・リクエスト
1.3.13. 順序付けの規則 x
1.3.13.1. メモリーリクエスト 1.3.13.2. MMIOリクエスト
1.3.13.1. メモリーリクエスト x
1.3.13.1.1. メモリー書き込みフェンス 1.3.13.1.2. メモリーの一貫性の説明
1.4. AFUの要件 x
1.4.1. 必須AFU CSRの定義 1.4.2. AFUの検出フロー 1.4.3. AFU_ID
1. アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル

1.1.4. アクセラレーション・スタック (インテル Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアルの頭字語一覧

表 3.  頭字語「A/B」の欄は、その用語が適用されるパッケージを示します。
  • A: FPGAを統合したインテル® Xeon® スケーラブル・プラットフォームを指します。このリファレンス・マニュアルでは、FPGA統合プラットフォームと表されます。
  • B: インテル®FPGA プログラマブル・アクセラレーション・カード (インテル® FPGA PAC) を指します。このリファレンス・マニュアルでは、 インテル® FPGA PACと表されます。
  • A、B: 両方のパッケージに適用されます。
頭字語 展開 A/B 説明
AF アクセラレーター・ファンクション A、B FPGAロジックに実装されるコンパイル済みのハードウェア・アクセラレーター・イメージで、アプリケーションを高速化します。
AFU アクセラレーター・ファンクショナル・ユニット A、B FPGAロジックに実装されるハードウェア・アクセラレーターで、CPUからアプリケーションの演算動作をオフロードし、パフォーマンスを向上させます。
BBB インテル® FPGAベーシック・ビルディング・ブロック A、B

インテル® FPGAベーシック・ビルディング・ブロックは、CCI-Pブリッジと接続可能なコンポーネントとして定義されます。

詳細は、Basic Building Blocks (BBB) for OPAE-managed Intel FPGAsのWebページを参照ください。
CA キャッシュ・エージェント A

キャッシュ・エージェント (CA) は、システム内のコヒーレント・メモリーに対して読み出しおよび書き込みのリクエストを行います。また、システム内のほかのインテル・ウルトラ・パス・インターコネクト (インテル UPI) エージェントが生成したスヌーピングにも対応します。
CCI-P コア・キャッシュ・インターフェイス A、B CCI-Pは、AFUがホストと通信するために使用する標準インターフェイスです。
CL キャッシュライン A、B 64バイトのキャッシュライン。
DFL デバイス・フィーチャー・リスト A、B DFLは、機能などのグループ化と、それらを列挙するための構造を定義します。
FIM FPGAインターフェイス・マネージャー A、B

FPGAインターフェイス・ユニット (FIU) および、メモリーやネットワークなどで使用する外部インターフェイスを含むFPGAハードウェアです。

アクセラレーター・ファンクション (AF) は、ランタイムにFIMと接続します。

FIU FPGAインターフェイス・ユニット A、B FIUはプラットフォーム・インターフェイス層であり、PCIe、UPIなどのプラットフォーム・インターフェイスと、CCI-PなどのAFU側のインターフェイスの間のブリッジとして機能します。
KiB 1024バイト A、B

KiBという用語は1024バイトを表し、KBは1000バイトを表します。メモリーについて述べる場合はKBが一般的に使用され、KiBは暗黙的に示されます。クロック周波数について述べる場合はkHzが使用され、その場合のKは1000です。
Mdata メタデータ A、B

これはユーザー定義のフィールドであり、TxヘッダーからRxヘッダーに渡されます。トランザクションIDまたはチャネルIDで、リクエストにタグを付けるために使用されます。
RdLine_I 無効な読み出しライン A、B

FPGAのキャッシュヒントがInvalid (無効) に設定されたメモリー読み出しリクエストです。このラインはFPGAにキャッシュされませんが、FPGAのキャッシュ・ポリューションを引き起こす可能性があります。

注: キャッシュタグは、インテル・ウルトラ・パス・インターコネクト (インテル UPI) 上の未処理のリクエストすべてのリクエストステータスを追跡します。そのため、完了時にRdLine_Iは無効とマークされますが、UPIでリクエストステータスを追跡するためにキャッシュタグを一時的に消費します。この動作はキャッシュラインのエビクションを引き起こし、キャッシュ・ポリューションが発生する場合があります。RdLine_Iを使用する利点は、これがCPUディレクトリーによって追跡されないことです。そのため、CPUからのスヌーピングを防ぎます。
注: キャッシュ機能は、FPGAを統合したインテル® Xeon®プロセッサーにのみ適用されます。
RdLine-S 共有される読み出しライン A FPGAのキャッシュヒントがShared (共有) に設定されたメモリー読み出しリクエストです。これを共有状態でFPGAキャッシュに保持する試みが行われます。
Rx 受信 A、B AFUの視点からの受信または入力
SMBUS システム管理バス A システム管理バス (SMBUS) インターフェイスは、アウトオブバンドの温度の監視、ブートストラップ・プロセス中のコンフィグレーションおよびプラットフォームのデバッグを目的とする動作を行います。
Tx 送信 A、B AFUの視点からの送信または出力
Upstream CPUに向かう方向 A、B CPUに向かう論理方向です。例えばアップストリーム・ポートは、CPUへ向かうポートです。
UMsg CPUからAFUへの順序付けされていないメッセージ A 64バイトのペイロードの順序付けされていない通知です。
UMsgH CPUからAFUへの順序付けされていないメッセージヒント A このメッセージは、後続するUMsgのヒントです。データペイロードはありません。
Intel® UPI インテル・ウルトラ・パス・インターコネクト A インテル コアやその他のIP間の、インテル独自のコヒーレント・インターコネクト・プロトコルです。
WrLine_I 無効な書き込みライン A、B

FPGAのキャッシュヒントがInvalid (無効) に設定されたメモリー書き込みリクエストです。FIUは、FPGAキャッシュにデータを保持することを意図せずにデータを書き込みます。

WrLine_M 変更された書き込みライン A

FPGAのキャッシュヒントがModified (変更済み) に設定されたメモリー書き込みリクエストです。FIUはデータを書き込み、それを変更済みの状態でFPGAキャッシュに残します。

WrPush_I 無効な書き込みプッシュ A

FPGAのキャッシュヒントがInvalid (無効) に設定されたメモリー書き込みリクエストです。FIUは、データをFPGAキャッシュに保持することを意図せずに、プロセッサーのラスト・レベル・キャッシュ (LLC) にデータを書き込みます。書き込み先のLLCはかならず、DRAMアドレスが属するプロセッサーに関連付けられたLLCです。

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