インテル® アクセラレーション・スタック (インテル® Xeon® CPU＆FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル

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ID 683193
日付 11/04/2019
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ドキュメント目次
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1. アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル
1. アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル x
1.1. 本リファレンス・マニュアルについて 1.2. 概要 1.3. CCI-Pインターフェイス 1.4. AFUの要件 1.5. インテル® FPGAベーシック・ビルディング・ブロック 1.6. デバイス・フィーチャー・リスト 1.7. インテル® アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアルの改訂履歴
1.1. 本リファレンス・マニュアルについて x
1.1.1. 本リファレンス・マニュアルのご利用にあたり 1.1.2. 規則 1.1.3. 関連資料 1.1.4. アクセラレーション・スタック (インテル Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアルの頭字語一覧 1.1.5. アクセラレーションの用語集
1.2. 概要 x
1.2.1. FPGAインターフェイス・マネージャー (FIM) 1.2.2. インテルFPGAインターフェイス・ユニット (FIU) 1.2.3. メモリーおよびキャッシュ階層
1.2.2. インテルFPGAインターフェイス・ユニット (FIU) x
1.2.2.1. インテル® FPGA PAC向けFIU 1.2.2.2. インテルFPGA統合プラットフォーム向けFIU 1.2.2.3. FIU機能の比較
1.3. CCI-Pインターフェイス x
1.3.1. 信号情報 1.3.2. メインメモリーに対する読み出しおよび書き込み 1.3.3. 割り込み 1.3.4. UMsg 1.3.5. I/OメモリーへのMMIOアクセス MMIO読み出し MMIO書き込み MMIOアクセスを実装する際の注意点 1.3.6. CCI-P Tx信号 1.3.7. Txヘッダーのフォーマット 1.3.8. CCI-P Rx信号 1.3.9. マルチキャッシュ・ライン・メモリー・リクエスト 1.3.10. バイト・イネーブル・メモリー・リクエスト (インテル FPGA PAC D5005) 1.3.11. そのほかの制御信号 1.3.12. プロトコルフロー 1.3.13. 順序付けの規則 1.3.14. タイミング図 1.3.15. CCI-P のガイダンス
1.3.2. メインメモリーに対する読み出しおよび書き込み x
1.3.2.1. メインメモリーからの読み出し 1.3.2.2. メインメモリーへの書き込み
1.3.8. CCI-P Rx信号 x
1.3.8.1. RxヘッダーおよびRxデータの形式
1.3.10. バイト・イネーブル・メモリー・リクエスト (インテル FPGA PAC D5005) x
1.3.10.1. バイト・イネーブルとフル・キャッシュ・ライン・アクセスの併用
1.3.12. プロトコルフロー x
1.3.12.1. アップストリーム・リクエスト 1.3.12.2. ダウンストリーム・リクエスト
1.3.13. 順序付けの規則 x
1.3.13.1. メモリーリクエスト 1.3.13.2. MMIOリクエスト
1.3.13.1. メモリーリクエスト x
1.3.13.1.1. メモリー書き込みフェンス 1.3.13.1.2. メモリーの一貫性の説明
1.4. AFUの要件 x
1.4.1. 必須AFU CSRの定義 1.4.2. AFUの検出フロー 1.4.3. AFU_ID
1. アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル

1.3.5. I/OメモリーへのMMIOアクセス

CCI-Pは、AFUレジスターファイルにアクセスするためのMMIO読み出しおよび書き込みリクエストを定義します。MMIOリクエストは、単一のPCIeチャネルを介してCPUからAFUへルーティングされます。

MMIO読み出し

AFUは、pck_cp2af_sRx.c0を介してMMIO読み出しリクエストを受信します。CCI-Pは、mmioRdValidをアサートし、MMIO読み出しリクエストをhdrで駆動します。c0_ReqMmioHdr構造は、フラット・ビットベクトルからMMIOリクエストフィールド (address、length、tid) までの便利なマッピングを提供します。

AFUは、MMIO読み出し応答をpck_af2cp_sTx.c2で駆動します。AFUはmmioRdValidをアサートし、応答ヘッダーとデータをそれぞれhdrおよびdataで駆動します。AFUは対応する応答とともに、応答をリクエストに関連付けるために使用したリクエストtidを返すことが予期されます。

次に、CCI-P MMIO読み出しリクエストの主要な属性を説明します。
  • サポートされるデータ長は4バイトおよび8バイトです。
  • 応答の長さはリクエストの長さと一致する必要があります。例えば、8バイトのMMIO読み出しリクエストに対して4バイトの応答を2つ返すことは不正です。
  • 未処理のMMIO読み出しリクエスト数は、最大64に制限されます。
  • 未定義のAFUレジスターに対するMMIO読み出しの場合でも応答を返します。

MMIO書き込み

AFUは、MMIO書き込みリクエストをpck_cp2af_sRx.c0を介して受信します。CCI-PはmmioWrValidをアサートし、MMIO書き込みリクエストヘッダーとデータを、それぞれhdrおよびdataで駆動します。c0_ReqMmioHdr構造は、フラット・ビットベクトルからMMIOリクエストフィールド (address、length、tid) までの便利なマッピングを提供します。MMIO書き込みリクエストはポストされ、AFUからの応答は予期されません。

サポートされるデータ長は、4バイト、8バイト、および64バイトです。

注: インテル® Xeon® プラットフォームすべてでサポートされているわけではありません。

MMIOアクセスを実装する際の注意点

以下は、AFU MMIOレジスターファイルをデザインする際に考慮すべき重要な内容です。
  • DFHを実装するには、AFUが8バイトのアクセスをサポートしていることが必須です。
  • 4バイトのMMIOアクセスに対するサポートはオプションです。AFUデベロッパーはソフトウェア・アプリケーション・デベロッパーと調整し、4バイトのアクセスを回避してください。
  • AFUは、到着したMMIOリクエストを連続して遅延なく受け入れることが可能です。
  • アライメントされていないMMIOアクセスは、エラーになります。ソフトウェア・アプリケーション・デベロッパーは、MMIOアドレスがリクエストの長さにアライメントされていることを確認する必要があります。例えば、8バイトのMMIOリクエストのバイトアドレスは、8の倍数である必要があります。つまり、バイトアドレス [2:0] は0でなければなりません。
レベル 2 の表題