インテルのみ表示可能 — GUID: iot1506346528083
Ixiasoft
1.3.1. 信号情報
1.3.2. メインメモリーに対する読み出しおよび書き込み
1.3.3. 割り込み
1.3.4. UMsg
1.3.5. I/OメモリーへのMMIOアクセス
1.3.6. CCI-P Tx信号
1.3.7. Txヘッダーのフォーマット
1.3.8. CCI-P Rx信号
1.3.9. マルチキャッシュ・ライン・メモリー・リクエスト
1.3.10. バイト・イネーブル・メモリー・リクエスト (インテル FPGA PAC D5005)
1.3.11. そのほかの制御信号
1.3.12. プロトコルフロー
1.3.13. 順序付けの規則
1.3.14. タイミング図
1.3.15. CCI-P のガイダンス
インテルのみ表示可能 — GUID: iot1506346528083
Ixiasoft
1.3.13.1. メモリーリクエスト
CCI-Pメモリーの一貫性モデルは、PCIeの一貫性モデルとは異なります。CCI-Pは、「緩和された」メモリーの一貫性モデルを実装します。
以下に対するリクエストの順序付けの要件が緩和されます。
- 同じアドレス
- 異なるアドレス
表 33 は、CCI-P上の2つのメモリーリクエスト間の順序付けの関係を定義しています。同じ規則が、同じアドレスもしくは異なるアドレスへのリクエストに適用されます。下記表の内容は次のように定義されています。
- はい: 最初の列のリクエストは、最初の行のリクエストを渡すことができます。
- いいえ: 最初の列のリクエストは、最初の行のリクエストを渡すことができません。
| 行は列をバイパスするか | 読み出し | 書き込み | WrFence | 割り込み |
|---|---|---|---|---|
| 読み出し | はい | はい | はい | はい |
| 書き込み | はい | はい | いいえ | はい |
| WrFence | はい | いいえ | いいえ | いいえ |
| 割り込み | はい | はい | いいえ | はい |
上記表は、次のように解釈できます。
- WrFencesに関しては、読み出しを除いてすべての動作が順序付けられます。
- そのほかの動作はすべて、順序付けられません。
VC内における書き込みの可観測性
メモリー書き込み応答を受信すると、書き込みはローカルの可観測点に達します。
注: VAは物理チャネルではないため、VAに対するリクエストにそのような保証はありません。
- AFUから同じ物理チャネルへのその後の読み出しはすべて、新しいデータを受信します。
- 同じ物理チャネルでのその後の書き込みはすべて、データを置き換えます。
VC間における書き込みの可観測性
メモリー書き込み応答は、そのデータがすべてのチャネルにわたりグローバルに可観測であることを意味するものではありません。別のチャネルでの後続の読み出しが古いデータを返し、別のチャネルでの後続の書き込みが元の書き込みよりも先に退く場合があります。VAへのWrFenceは、VC間で同期することが保証されているプロトコルを呼び出します。WrFence VAは、すべてのチャネルでブロードキャスト動作を行います。
- 書き込みフェンスに先行する書き込みはすべて、グローバルな可観測点にプッシュされます。
- WrFence応答を受信すると、AFUからのその後の読み出しはすべて、書き込みフェンスが発行されるまでに書き込まれたデータの最新のコピーを受信します。