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1.3.1. 信号情報
1.3.2. メインメモリーに対する読み出しおよび書き込み
1.3.3. 割り込み
1.3.4. UMsg
1.3.5. I/OメモリーへのMMIOアクセス
1.3.6. CCI-P Tx信号
1.3.7. Txヘッダーのフォーマット
1.3.8. CCI-P Rx信号
1.3.9. マルチキャッシュ・ライン・メモリー・リクエスト
1.3.10. バイト・イネーブル・メモリー・リクエスト (インテル FPGA PAC D5005)
1.3.11. そのほかの制御信号
1.3.12. プロトコルフロー
1.3.13. 順序付けの規則
1.3.14. タイミング図
1.3.15. CCI-P のガイダンス
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1.2.2.2. インテルFPGA統合プラットフォーム向けFIU
図 3. インテルFPGA統合プラットフォーム向けFIUのブロック図
FPGA統合プラットフォームは、FPGAをプロセッサーに接続するリンクを3つ備えています。1つはインテルUPIコヒーレント・リンク、残りの2つはPCIe Gen3x8リンクです。これらの3つのリンクをCCI-PインターフェイスにマッピングするのはFIUの機能であり、それによってAFUは、3つのリンクの総帯域幅に等しい帯域幅を持つホスト・プロセッサーへの単一の論理通信インターフェイスを認識します。図 1 は、UPIおよびPCIeリンクのCCI-Pへのマッピングに関連するFIUロジックのみを示しています。
FIUは、CCI-Pへのマッピングを提供するための次の機能を実装しています。
- 単一の論理アップストリーム・リンク: CCI-Pは、3つの物理リンクを4つの仮想チャネルにマッピングします (PCIe0をVH0、PCIe1をVH1、UPIをVL0、すべての物理リンクをVAに)。VAを使用しているAFUは物理リンクに依存せず、FPGAで利用可能なアップストリームの帯域幅全体を使用できる単一の論理リンクと接続します。VAは重み付きデマルチプレクサーを実装し、リクエストをすべての物理リンクにルーティングします。プラットフォームに依存しないAFUをデザインするには、VA仮想チャネルの使用が推奨されます。
- 単一の制御ポイント: FIUは、単一の制御インターフェイスをシステムのソフトウェア・スタックに登録します。ドライバーとFIUの相互通信はすべて、PCIe-0に向けられます。AFUはPCIe-0で検出され、列挙されます。
- 統一されたアドレス空間を提供するVT-dの単一ID: アップストリームのリクエストはすべて、単一の関数番号をアドレス変換に使用します。そのため、FPGAを統合したインテル® Xeon® スケーラブル・プラットフォームは、PCIe-0およびPCIe-1ルートポートでIOMMUを無効にし、代わりにIOMMUをFIUでインスタンス化します。このIOMMUは、すべての3つの物理リンクを介してアップストリームに向かうリクエストの変換に使用されます。
インテル® FPGA PACと同様に、FPGA統合プラットフォームもまた、FMEおよびCCI-Pポートで提供されるサービス一式を実装し、FPGAの展開および管理を行います。