インテル® Quartus® Primeプロ・エディションのユーザーガイド: デザイン最適化

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ID 683641
日付 9/30/2019
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ドキュメント目次
ドキュメント目次 x
1. デザインフローの概要 2. デザイン・ネットリストの最適化 3. ネットリストの最適化と物理合成　 4. エリア最適化 5. タイミング収束と最適化 6. デザイン・フロアプランの解析および最適化 7. ECO 8. インテル® Quartus® Primeプロ・エディションデザイン最適化ユーザーガイドのアーカイブ A. インテル® Quartus® Primeプロ・エディションユーザーガイド
1. デザインフローの概要 x
1.1. デバイスに関する考慮事項 1.2. 初期コンパイルに必要な設定 1.3. トレードオフと制限 1.4. 新しいツールにより容易にデザインを最適化 1.5. Design Space Explorer II 1.6. デザイン最適化の概要改訂履歴
1.1. デバイスに関する考慮事項 x
1.1.1. デバイス選択の検討事項
1.2. 初期コンパイルに必要な設定 x
1.2.1. I/O割り当てのガイドライン 1.2.2. 時間制約のガイドライン
1.3. トレードオフと制限 x
1.3.1. エリアの削減 1.3.2. クリティカル・パス遅延の削減 1.3.3. 消費電力の削減 1.3.4. ランタイムの短縮
1.4. 新しいツールにより容易にデザインを最適化 x
1.4.1. デザイン・ビジュアライゼーション・ツール 1.4.2. アドバイザー 1.4.3. Design Exploration
1.5. Design Space Explorer II x
1.5.1. DSE IIの仕組み 1.5.2. DSE IIユーティリティーを使用したデザイン探索の実行
1.5.1. DSE IIの仕組み x
1.5.1.1. コンピューティング・リソースの使用 1.5.1.2. 最適化パラメーター 1.5.1.3. 結果管理　
2. デザイン・ネットリストの最適化 x
2.1. デザイン問題の分析のためにNetlist Viewersを使用する場合 2.2. Netlist Viewersによる インテル® Quartus® Primeデザインフロー 2.3. RTL Viewerの概要 2.4. Technology Map Viewerの概要 2.5. Netlist Viewerのユーザー・インターフェイス 2.6. 回路図 2.7. ソース・デザイン・ファイルと他の インテル® Quartus® Primeウィンドウのクロスプローブの実行 2.8. 他の インテル® Quartus® Primeウィンドウからのビューワのプロービング 2.9. タイミング・パスの表示 2.10. Design Netlistの改訂履歴の最適化　
2.3. RTL Viewerの概要 x
2.3.1. RTL Viewerでの可読性の最大化 2.3.2. RTL Viewerの実行
2.5. Netlist Viewerのユーザー・インターフェイス x
2.5.1. Netlist Navigatorペイン 2.5.2. Propertiesペイン 2.5.3. Netlist ViewersのFindペイン
2.6. 回路図 x
2.6.1. 複数タブ表示での回路図の表示 2.6.2. 回路図シンボル 2.6.3. スケマティック・ビューで項目の選択 2.6.4. スケマティック・ビューのショートカット・メニュー・コマンド 2.6.5. スケマティック・ビューでのフィルタリング 2.6.6. スケマティック・ビューでのノードの内容の表示 2.6.7. スケマティック・ビューでノードの移動 2.6.8. Technology Map ViewerでのLUT表現の表示 2.6.9. ズーム・コントロール 2.6.10. Bird's Eye Viewでナビゲートする 2.6.11. ページへのスケマティックの分割 2.6.12. スケマティック・ページでのネットのフォロー 2.6.13. リソース・プロパティー・ビューアでの選択の維持
3. ネットリストの最適化と物理合成　 x
3.1. フィジカル・シンセシスの最適化 3.2. 合成ネットリスト最適化 3.3. スクリプティング・サポート 3.4. ネットリストの最適化とフィジカル・シンセシスの改訂履歴
3.1. フィジカル・シンセシスの最適化 x
3.1.1. 物理合成の最適化のイネーブル 3.1.2. フィジカル・シンセシスのオプション
3.2. 合成ネットリスト最適化 x
3.2.1. WYSIWYGプリミティブ再合成
3.3. スクリプティング・サポート x
3.3.1. 合成ネットリスト最適化 3.3.2. フィジカル・シンセシスの最適化
4. エリア最適化 x
4.1. リソース使用率 4.2. HDMIリソース使用率 4.3. スクリプティング・サポート 4.4. エリア最適化改訂履歴　
4.1. リソース使用率 x
4.1.1. Clocks Summary レポート 4.1.2. Fitterレポート 4.1.3. Analysis and Synthesis設定 4.1.4. コンパイル・メッセージ
4.2. HDMIリソース使用率 x
4.2.1. リソース使用率の問題の概要 4.2.2. I/Oピン使用または配置 4.2.3. ロジック使用または配置 4.2.4. ルーティング
4.2.2. I/Oピン使用または配置 x
4.2.2.1. ガイドライン：ピン割り当ての変更、またはより大きなパッケージの選択
4.2.3. ロジック使用または配置 x
4.2.3.1. ガイドライン：ソースコードを最適化する 4.2.3.2. ガイドライン：スピードではなく、面積に対して合成を最適化する 4.2.3.3. ガイドライン：マルチプレクサーの再構築 4.2.3.4. ガイドライン：Balanced設定またはArea設定でWYSIWYGプリミティブ再合成を実行する 4.2.3.5. ガイドライン：レジスターパッキングを使用する 4.2.3.6. ガイドライン：Fitter Constraintsを削除する 4.2.3.7. 合成中の階層のフラット化 4.2.3.8. ガイドライン：メモリーブロックのターゲット変更 4.2.3.9. ガイドライン：面積を削減するための物理合成オプションの使用 4.2.3.10. ガイドライン：DSPブロックのリターゲットまたはバランス 4.2.3.11. ガイドライン：より大きなデバイスを使用する
4.2.4. ルーティング x
4.2.4.1. ガイドライン：自動パック化レジスターをSparseまたはSparse Autoに設定する 4.2.4.2. ガイドライン：Fitter Aggressive Routability最適化をAlwaysに設定する 4.2.4.3. ガイドライン：Router Effort Multiplierを増加する 4.2.4.4. ガイドライン：Fitter Constraintsを削除する 4.2.4.5. ガイドライン：スピードではなく、面積に対して合成を最適化する 4.2.4.6. ソース・コードの最適化 4.2.4.7. ガイドライン：より大きなデバイスを使用する
4.3. スクリプティング・サポート x
4.3.1. 初期コンパイル設定 4.3.2. Resource Utilization Optimizationの手法
5. タイミング収束と最適化 x
5.1. マルチコーナー・タイミングの最適化 5.2. クリティカル・パス 5.3. クリティカル・チェーン 5.4. タイミング・クロージャのデザイン評価 5.5. デザイン解析 5.6. タイミングの最適化 5.7. Periphery to Core Register PlacementおよびRouting Optimization 5.8. スクリプティング・サポート 5.9. タイミング・クロージャーと最適化の改訂履歴　
5.2. クリティカル・パス x
5.2.1. クリティカル・パスの表示
5.3. クリティカル・チェーン x
5.3.1. 複雑なクリティカル・チェーン
5.4. タイミング・クロージャのデザイン評価 x
5.4.1. コンパイル結果の確認 5.4.2. タイミング・パスの詳細情報の確認 5.4.3. 調整と再コンパイル
5.4.1. コンパイル結果の確認 x
5.4.1.1. メッセージの確認 5.4.1.2. フィッター・ネットリスト最適化の評価 5.4.1.3. 最適化結果の評価 5.4.1.4. リソース使用率の評価 5.4.1.5. その他のレポートの評価と設定の調整 5.4.1.6. クラスタリングの難易度の評価
5.4.1.4. リソース使用率の評価 x
5.4.1.4.1. グローバルおよび非グローバル信号の使用 5.4.1.4.2. 配線の使用 5.4.1.4.3. ホールドに向けた配線の追加
5.4.2. タイミング・パスの詳細情報の確認 x
5.4.2.1. タイミング・パスの配線の表示 5.4.2.2. グローバル・ネットワーク・バッファ 5.4.2.3. リセットとグローバル・ネットワーク 5.4.2.4. 設定が疑わしい場合 5.4.2.5. ロジックの深度 5.4.2.6. オートシフト・レジスターの交換 5.4.2.7. クロッキング・アーキテクチャ 5.4.2.8. タイミング収束に関する推奨事項
5.4.2.2. グローバル・ネットワーク・バッファ x
5.4.2.2.1. ソースの位置 5.4.2.2.2. 挿入遅延 5.4.2.2.3. ファンアウト 5.4.2.2.4. グローバル・ネットワーク
5.4.3. 調整と再コンパイル x
5.4.3.1. タイミング・クロージャーを達成するためのパーティションの使用
5.5. デザイン解析 x
5.5.1. タイミング制約の無視 5.5.2. I/Oタイミング 5.5.3. レジスター間のタイミング分析
5.5.3. レジスター間のタイミング分析 x
5.5.3.1. Timing Analyzerによるパスレポートの表示 5.5.3.2. 障害が発生しているパスを解析する際のヒント 5.5.3.3. クロックドメインを交差している問題のあるクロックパスを解析する際のヒント 5.5.3.4. クリティカルパスの送信元と送信先の間のパスを分析するためのヒント 5.5.3.5. コンパイル間のクリティカル・パスをモニタする.tclスクリプト作成のヒント 5.5.3.6. グローバル配線リソース
5.6. タイミングの最適化 x
5.6.1. 障害のあるパスに対するタイミング・クロージャー推奨事項の表示 5.6.2. Timing Optimization Advisor 5.6.3. Fitter設定 5.6.4. I/Oタイミングの最適化手法 5.6.5. レジスター間のタイミング最適化に向けた設定 5.6.6. ロケーション・アサインメント 5.6.7. 準安定性の解析と最適化手法 5.6.8. インテル® Stratix® 10タイミングクロージャーの推奨事項
5.6.3. Fitter設定 x
5.6.3.1. ホールド・タイミングの最適化 5.6.3.2. フィッターの積極的なルーティングの最適化
5.6.4. I/Oタイミングの最適化手法 x
5.6.4.1. タイミング・ロジック・オプションのIOCレジスター配置の最適化 5.6.4.2. Fast Input Register、Fast Output Register、およびOutput Enable Register 5.6.4.3. プログラマブル遅延 5.6.4.4. PLLを使用するクロック・エッジのシフト方法 5.6.4.5. 高速リージョナル・クロック・ネットワークとリージョナル・クロック・ネットワークの使用方法 5.6.4.6. スパイン・クロックの制限
5.6.5. レジスター間のタイミング最適化に向けた設定 x
5.6.5.1. ソース・コードの最適化 5.6.5.2. レジスター間のタイミング改善のまとめ 5.6.5.3. フィジカル・シンセシスの最適化 5.6.5.4. エクストラ・フォート消費電力最適化の設定をオフにする 5.6.5.5. エリアではなくスピードへの合成の最適化 5.6.5.6. 合成中の階層のフラット化 5.6.5.7. シンセシス・エフォートをHighへ設定する 5.6.5.8. ファンアウトを制御するためのロジックの複製 5.6.5.9. シフト・レジスターの推論の防止 5.6.5.10. 合成ツール内で使用可能な他の合成オプションを使用する 5.6.5.11. Fitterシード 5.6.5.12. 最大ルータタイミング最適化レベルを設定する
5.6.5.8. ファンアウトを制御するためのロジックの複製 x
5.6.5.8.1. 手動レジスターの複製 5.6.5.8.2. 自動レジスター製：推定物理的近接性 5.6.5.8.3. 自動レジスター複製：階層的近接
5.6.8. インテル® Stratix® 10タイミングクロージャーの推奨事項 x
5.6.8.1. Retiming Limit Detailsのレポートのデータ 5.6.8.2. Fast Forwardタイミング収束の推奨事項を確認します。
5.6.8.1. Retiming Limit Detailsのレポートのデータ x
5.6.8.1.1. Retiming Limit Detailsレポートを使用する
5.6.8.2. Fast Forwardタイミング収束の推奨事項を確認します。 x
5.6.8.2.1. Fast Forwardタイミング収束の推奨事項を確認します。 5.6.8.2.2. ステップ4：Fast Forward推奨を実装する
5.7. Periphery to Core Register PlacementおよびRouting Optimization x
5.7.1. Advanced Fitter SettingのダイアログボックスでPeripheryをCore Optimizationsに設定する 5.7.2. Assignment EditorでCore OptimizationsをPeripheryに設定する 5.7.3. Fitterレポートでペリフェラルからコアまでの最適化を表示する
5.8. スクリプティング・サポート x
5.8.1. 初期コンパイルの設定 5.8.2. I/Oタイミングの最適化手法 5.8.3. レジスター間のタイミング最適化に向けた設定
6. デザイン・フロアプランの解析および最適化 x
6.1. Chip Plannerでのデザイン・フロアプランの解析 6.2. Design Partition PlannerおよびChip Plannerを使用したパーティションと地域の作成 6.3. Logic LockChip PlannerでのLogicLock領域の使用 6.4. Chip Plannerでのユーザー定義のクロック領域の使用　 6.5. スクリプティング・サポート 6.6. デザイン・フロアプランの解析および最適化の改訂履歴
6.1. Chip Plannerでのデザイン・フロアプランの解析 x
6.1.1. Chip Plannerを開く 6.1.2. Chip Planner GUIのコンポーネント 6.1.3. Chip Plannerにおけるデザイン・エレメントの表示 6.1.4. Chip PlannerにおけるIOBANK情報 6.1.5. Chip Plannerにおけるアサインメントの表示 6.1.6. Chip Plannerでのデバイスの高消費電力および低消費電力タイルの表示
6.1.2. Chip Planner GUIのコンポーネント x
6.1.2.1. Chip Plannerツールバー 6.1.2.2. Layers Settings 6.1.2.3. Locate Historyのウィンドウ 6.1.2.4. Chip Plannerフロアプラン・ビュー
6.1.3. Chip Plannerにおけるデザイン・エレメントの表示 x
6.1.3.1. アーキテクチャー固有のデザイン情報の表示 6.1.3.2. デバイスで使用可能なクロックネットワークの表示 6.1.3.3. クロックセクター使用率の表示 6.1.3.4. ルーティングの輻輳の表示 6.1.3.5. I/Oバンクの表示 6.1.3.6. Viewing High-Speed Serial Interfaces (HSSI) 6.1.3.7. 配置したノードの送信元と送信先の表示 6.1.3.8. 配置されたリソースのファンインおよびファンアウト接続の表示 6.1.3.9. 隣接したファンインおよびファンアウト接続の生成 6.1.3.10. 選択したコンテンツの表示　
6.1.4. Chip PlannerにおけるIOBANK情報 x
6.1.4.1. パスの接続の解析 6.1.4.2. タイミング解析レポートからChip Planneへのパスの探索 6.1.4.3. 遅延の表示 6.1.4.4. ルーティング・リソースの表示
6.2. Design Partition PlannerおよびChip Plannerを使用したパーティションと地域の作成 x
6.2.1. デザインの接続性と階層の表示
6.3. Logic LockChip PlannerでのLogicLock領域の使用 x
6.3.1. Chip PlannerでのLogic Lock領域間の接続の表示 6.3.2. Logic Lockの領域 6.3.3. Logic Lockの領域の属性 6.3.4. インテル® Quartus® Primeスタンダード・エディションと インテル® Quartus® Primeプロ・エディション間の割り当ての移行 6.3.5. Logic Lock領域の作成 6.3.6. Logic Lock領域の形状のカスタマイズ 6.3.7. Logic Lock領域へのデバイスリソースの配置 6.3.8. 領域の階層化 6.3.9. トランシーバーの追加機能 6.3.10. Logic Lock Regionsウィンドウ 6.3.11. リージョンへのスナップ　
6.3.5. Logic Lock領域の作成 x
6.3.5.1. Logic LockChip Plannerを使用したLogicLock領域の作成 6.3.5.2. Project Navigatorを使用したLogic Lock領域の作成 6.3.5.3. Logic Lockの領域ウィンドウでLogic Lockの領域の作成 6.3.5.4. ルーティング領域の定義 6.3.5.5. 隣接しないLogic Lock領域 6.3.5.6. 自動サイズ領域の使用に関する考慮事項
6.3.6. Logic Lock領域の形状のカスタマイズ x
6.3.6.1. Logic Lock領域への新しい図形の追加 6.3.6.2. Logic Lock領域からの形状の減算 6.3.6.3. Logic Lockリージョンのマージ 6.3.6.4. 隣接しないLogic Lock領域
6.3.7. Logic Lock領域へのデバイスリソースの配置 x
6.3.7.1. 空のLogic Lock領域 6.3.7.2. ピン･アサインメント 6.3.7.3. 予約されるLogic Lock領域 6.3.7.4. 仮想ピン 6.3.7.5. 例： インテル® Arria® 10 FPGAの配置のベストプラクティス
6.3.9. トランシーバーの追加機能 x
6.3.9.1. インテル® Quartus® Primeの改訂機能
6.4. Chip Plannerでのユーザー定義のクロック領域の使用　 x
6.4.1. Chip Plannerを使用したLogicLock領域の作成 6.4.2. クロック割り当てのサイズ変更　 6.4.3. クロック割り当ての移動　 6.4.4. Clock Region Assignmentの削除 6.4.5. クロック信号をクロック領域に割り当てる　 6.4.6. Clock Assignment Properties　
6.5. スクリプティング・サポート x
6.5.1. Tclコマンドを使用したLogic Lock割り当ての作成 6.5.2. Tclコマンドを使用した仮想ピンの割り当て 6.5.3. Logic Lock領域割り当ての例
7. ECO x
7.1. Engineering Change Orderフロー 7.2. ECO Tclクリプトの例 7.3. ECOコマンド 7.4. コンパイル・レポートの表示 7.5. ECOコマンドの制限 7.6. エンジニアリング変更要求の改訂履歴の実装　
7.3. ECOコマンド x
7.3.1. make_connection 7.3.2. remove_connection 7.3.3. modify_lutmask 7.3.4. adjust_pll_refclk 7.3.5. modify_io_slew_rate 7.3.6. modify_io_current_strength 7.3.7. modify_io_delay_chain
1. デザインフローの概要
2. デザイン・ネットリストの最適化
3. ネットリストの最適化と物理合成　
4. エリア最適化
5. タイミング収束と最適化
6. デザイン・フロアプランの解析および最適化
7. ECO
8. インテル® Quartus® Primeプロ・エディションデザイン最適化ユーザーガイドのアーカイブ
A. インテル® Quartus® Primeプロ・エディションユーザーガイド

2.1. デザイン問題の分析のためにNetlist Viewersを使用する場合

Netlist Viewersを使用して、デザインを解析およびデバッグすることができます。次の簡単な例は、RTL ViewerとTechnology Map Viewerを使用してデザインプロセスで発生した問題を分析する方法を示しています。

RTL Viewerを使用すると、最初の合成結果を表示して、必要なロジックが作成されているかどうか、およびロジックと接続がソフトウェアによって正しく解釈されているかどうかを判断できます。RTL Viewerを使用して、シミュレーションやその他の検証プロセスの前にデザインを視覚的に確認することができます。デザインプロセスのこの初期段階でデザインエラーを捉えると、貴重な時間を節約できます。

検証中に予期しない動作が発生した場合、RTL Viewerを使用してネットリストをトレースし、デザイン内の接続とロジックが予想通りであることを確認してください。 デザインを表示すると、デザインの問題の原因を見つけて分析するのに役立ちます。 RTLビューアでデザインが正しいと思われる場合、デザインプロセスの後半の段階に分析を集中させ、検証フロー自体の潜在的なタイミング違反や問題を調査することを推奨します。

Technology Map Viewerを使用して、Analysis and Synthesisの最後に結果を確認できます。 Fitterステージでデザインをコンパイルした場合、マッピング後ネットリストをTechnology Map Viewer（Post-Mapping）に表示し、フィット後ネットリストをTechnology Map Viewerに表示できます。 解析と合成のみを実行した場合、両方のNetlist Viewersに同じマッピング後ネットリストが表示されます。

さらに、RTL ViewerまたはTechnology Map Viewerを使用して特定の信号の発生源を見つけることができるため、デザインのデバッグに役立ちます。 この章で説明されているナビゲーション手法を使用して、デザインを簡単に検索できます。 関心のある地点からさかのぼって信号の発信元を見つけ、接続が予想どおりであることを確認できます。

Technology Map Viewerを使用すると、ネットリストで合成後のノードを見つけ、デザインを最適化するときに割り当てを行うことができます。 この機能は、デザイン内の2つのレジスター間でマルチサイクル・クロック・タイミングを割り当てるときに便利です。 I/Oポートから開始し、デザインおよび階層レベルを順方向または逆方向にトレースして目的のノードを見つけるか、または回路図を視覚的に調べて特定のレジスターを見つけます。

FPGAのデザイン、デバッグ、および最適化の各段階で、さまざまな方法ですべてのネットリスト・ビューアを使用して、デザインを分析しながら生産性を高めることができます。

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レベル 2 の表題