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2.1. デザイン問題の分析のためにNetlist Viewersを使用する場合
2.2. Netlist Viewersによる インテル® Quartus® Primeデザインフロー
2.3. RTL Viewerの概要
2.4. Technology Map Viewerの概要
2.5. Netlist Viewerのユーザー・インターフェイス
2.6. 回路図
2.7. ソース・デザイン・ファイルと他の インテル® Quartus® Primeウィンドウのクロスプローブの実行
2.8. 他の インテル® Quartus® Primeウィンドウからのビューワのプロービング
2.9. タイミング・パスの表示
2.10. Design Netlistの改訂履歴の最適化
2.6.1. 複数タブ表示での回路図の表示
2.6.2. 回路図シンボル
2.6.3. スケマティック・ビューで項目の選択
2.6.4. スケマティック・ビューのショートカット・メニュー・コマンド
2.6.5. スケマティック・ビューでのフィルタリング
2.6.6. スケマティック・ビューでのノードの内容の表示
2.6.7. スケマティック・ビューでノードの移動
2.6.8. Technology Map ViewerでのLUT表現の表示
2.6.9. ズーム・コントロール
2.6.10. Bird's Eye Viewでナビゲートする
2.6.11. ページへのスケマティックの分割
2.6.12. スケマティック・ページでのネットのフォロー
2.6.13. リソース・プロパティー・ビューアでの選択の維持
4.2.3.1. ガイドライン:ソースコードを最適化する
4.2.3.2. ガイドライン:スピードではなく、面積に対して合成を最適化する
4.2.3.3. ガイドライン:マルチプレクサーの再構築
4.2.3.4. ガイドライン:Balanced設定またはArea設定でWYSIWYGプリミティブ再合成を実行する
4.2.3.5. ガイドライン:レジスターパッキングを使用する
4.2.3.6. ガイドライン:Fitter Constraintsを削除する
4.2.3.7. 合成中の階層のフラット化
4.2.3.8. ガイドライン:メモリーブロックのターゲット変更
4.2.3.9. ガイドライン:面積を削減するための物理合成オプションの使用
4.2.3.10. ガイドライン:DSPブロックのリターゲットまたはバランス
4.2.3.11. ガイドライン:より大きなデバイスを使用する
5.6.5.1. ソース・コードの最適化
5.6.5.2. レジスター間のタイミング改善のまとめ
5.6.5.3. フィジカル・シンセシスの最適化
5.6.5.4. エクストラ・フォート消費電力最適化の設定をオフにする
5.6.5.5. エリアではなくスピードへの合成の最適化
5.6.5.6. 合成中の階層のフラット化
5.6.5.7. シンセシス・エフォートをHighへ設定する
5.6.5.8. ファンアウトを制御するためのロジックの複製
5.6.5.9. シフト・レジスターの推論の防止
5.6.5.10. 合成ツール内で使用可能な他の合成オプションを使用する
5.6.5.11. Fitterシード
5.6.5.12. 最大ルータタイミング最適化レベルを設定する
6.1.3.1. アーキテクチャー固有のデザイン情報の表示
6.1.3.2. デバイスで使用可能なクロックネットワークの表示
6.1.3.3. クロックセクター使用率の表示
6.1.3.4. ルーティングの輻輳の表示
6.1.3.5. I/Oバンクの表示
6.1.3.6. Viewing High-Speed Serial Interfaces (HSSI)
6.1.3.7. 配置したノードの送信元と送信先の表示
6.1.3.8. 配置されたリソースのファンインおよびファンアウト接続の表示
6.1.3.9. 隣接したファンインおよびファンアウト接続の生成
6.1.3.10. 選択したコンテンツの表示
6.3.1. Chip PlannerでのLogic Lock領域間の接続の表示
6.3.2. Logic Lockの領域
6.3.3. Logic Lockの領域の属性
6.3.4. インテル® Quartus® Primeスタンダード・エディションと インテル® Quartus® Primeプロ・エディション間の割り当ての移行
6.3.5. Logic Lock領域の作成
6.3.6. Logic Lock領域の形状のカスタマイズ
6.3.7. Logic Lock領域へのデバイスリソースの配置
6.3.8. 領域の階層化
6.3.9. トランシーバーの追加機能
6.3.10. Logic Lock Regionsウィンドウ
6.3.11. リージョンへのスナップ
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2.2. Netlist Viewersによる インテル® Quartus® Primeデザインフロー
デザインのコンパイル後に最初にNetlist Viewersの1つを開くと、Netlist Viewersが開く前にプリプロセッサー・ステージが自動的に実行されます。
プリプロセッサーのプロセスボックスのリンクをクリックしてSettings > Compilation Process Settingsページに移動し、Run Netlist Viewers preprocessing during compilationオプションをオンにすることができます。 このオプションをオンにすると、前処理はプロジェクト全体のコンパイルフローの一部になり、前処理ダイアログボックスを表示せずにNetlist Viewerがすぐに開きます。
図 2. インテル® Quartus® PrimeRTL ViewerとTechnology Map Viewerを含むデザインフロー
この図は、Netlist Viewersが基本的な インテル® Quartus® Primeデザインフローにどのように適合するかを示しています。
Netlist Viewerでプリプロセッサステージを実行する前に、デザインをコンパイルする必要があります。
- RTL Viewerを開くには、まず分析とエラボレーションを実行します。
- Technology Map Viewer(フィッティング後)またはTechnology Map Viewer(マッピング後)を開くには、まず解析と合成を実行します。
ネットリストビューアには、最後に成功したコンパイルの結果が表示されます。
- そのため、解析およびエラボレーション中にエラーを引き起こすデザイン変更を行った場合、新しいデザインファイルのネットリストは表示できませんが、最後に正常にコンパイルされたデザインファイルの結果は表示できます。
- コンパイル中にエラーが発生し、プロジェクトに適切なコンパイルステージをまだ正常に実行していない場合、Netlist Viewerは表示できません。この場合、 インテル® Quartus® Primeソフトウェアは、ネットリストビューアを開こうとするとエラーメッセージを発行します。
注: 新しいコンパイルを開始するときにNetlist Viewerが開いている場合、Netlist Viewerは自動的に閉じます。 コンパイルが正常に完了した後、新しいデザインネットリストを表示するには、ネットリストビューアーを再度開く必要があります。