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2.1. デザイン問題の分析のためにNetlist Viewersを使用する場合
2.2. Netlist Viewersによる インテル® Quartus® Primeデザインフロー
2.3. RTL Viewerの概要
2.4. Technology Map Viewerの概要
2.5. Netlist Viewerのユーザー・インターフェイス
2.6. 回路図
2.7. ソース・デザイン・ファイルと他の インテル® Quartus® Primeウィンドウのクロスプローブの実行
2.8. 他の インテル® Quartus® Primeウィンドウからのビューワのプロービング
2.9. タイミング・パスの表示
2.10. Design Netlistの改訂履歴の最適化
2.6.1. 複数タブ表示での回路図の表示
2.6.2. 回路図シンボル
2.6.3. スケマティック・ビューで項目の選択
2.6.4. スケマティック・ビューのショートカット・メニュー・コマンド
2.6.5. スケマティック・ビューでのフィルタリング
2.6.6. スケマティック・ビューでのノードの内容の表示
2.6.7. スケマティック・ビューでノードの移動
2.6.8. Technology Map ViewerでのLUT表現の表示
2.6.9. ズーム・コントロール
2.6.10. Bird's Eye Viewでナビゲートする
2.6.11. ページへのスケマティックの分割
2.6.12. スケマティック・ページでのネットのフォロー
2.6.13. リソース・プロパティー・ビューアでの選択の維持
4.2.3.1. ガイドライン:ソースコードを最適化する
4.2.3.2. ガイドライン:スピードではなく、面積に対して合成を最適化する
4.2.3.3. ガイドライン:マルチプレクサーの再構築
4.2.3.4. ガイドライン:Balanced設定またはArea設定でWYSIWYGプリミティブ再合成を実行する
4.2.3.5. ガイドライン:レジスターパッキングを使用する
4.2.3.6. ガイドライン:Fitter Constraintsを削除する
4.2.3.7. 合成中の階層のフラット化
4.2.3.8. ガイドライン:メモリーブロックのターゲット変更
4.2.3.9. ガイドライン:面積を削減するための物理合成オプションの使用
4.2.3.10. ガイドライン:DSPブロックのリターゲットまたはバランス
4.2.3.11. ガイドライン:より大きなデバイスを使用する
5.6.5.1. ソース・コードの最適化
5.6.5.2. レジスター間のタイミング改善のまとめ
5.6.5.3. フィジカル・シンセシスの最適化
5.6.5.4. エクストラ・フォート消費電力最適化の設定をオフにする
5.6.5.5. エリアではなくスピードへの合成の最適化
5.6.5.6. 合成中の階層のフラット化
5.6.5.7. シンセシス・エフォートをHighへ設定する
5.6.5.8. ファンアウトを制御するためのロジックの複製
5.6.5.9. シフト・レジスターの推論の防止
5.6.5.10. 合成ツール内で使用可能な他の合成オプションを使用する
5.6.5.11. Fitterシード
5.6.5.12. 最大ルータタイミング最適化レベルを設定する
6.1.3.1. アーキテクチャー固有のデザイン情報の表示
6.1.3.2. デバイスで使用可能なクロックネットワークの表示
6.1.3.3. クロックセクター使用率の表示
6.1.3.4. ルーティングの輻輳の表示
6.1.3.5. I/Oバンクの表示
6.1.3.6. Viewing High-Speed Serial Interfaces (HSSI)
6.1.3.7. 配置したノードの送信元と送信先の表示
6.1.3.8. 配置されたリソースのファンインおよびファンアウト接続の表示
6.1.3.9. 隣接したファンインおよびファンアウト接続の生成
6.1.3.10. 選択したコンテンツの表示
6.3.1. Chip PlannerでのLogic Lock領域間の接続の表示
6.3.2. Logic Lockの領域
6.3.3. Logic Lockの領域の属性
6.3.4. インテル® Quartus® Primeスタンダード・エディションと インテル® Quartus® Primeプロ・エディション間の割り当ての移行
6.3.5. Logic Lock領域の作成
6.3.6. Logic Lock領域の形状のカスタマイズ
6.3.7. Logic Lock領域へのデバイスリソースの配置
6.3.8. 領域の階層化
6.3.9. トランシーバーの追加機能
6.3.10. Logic Lock Regionsウィンドウ
6.3.11. リージョンへのスナップ
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2.6.2. 回路図シンボル
回路図内のノードの記号は、デザイン・ネットリストの要素を表します。 これらの要素には、入力ポートと出力ポート、レジスター、ロジックゲート、Intelプリミティブ、高レベル・オペレーター、および階層インスタンスが含まれます。
注: ロジックゲートとオペレーター・プリミティブはRTL Viewerにのみ表示されます。 Technology Map Viewerのロジックは、レジスターやLCELLなどのアトム・プリミティブによって表されます。
シンボル | 説明 |
---|---|
I/O Ports |
現在の階層レベルの入力、出力、または双方向ポート。 最上位階層を表示するときのデバイスの入力、出力、または双方向ピン。 シンボルはバスを表すこともできます。 双方向パスに接続されている1本のワイヤのみが示されています。 入力シンボルは回路図の一番左側に表示されます。 回路図の右端に、出力シンボルと双方向シンボルが表示されます。 |
I/O Connectors |
同じ階層の別のページから来るネットを表す入力または出力コネクター。 移動元または移動先を含むページに移動するには、コネクターをダブルクリックして適切なページに移動します。 |
OR, AND, XOR Gates |
OR、AND、またはXORゲート・プリミティブ(ポート数はさまざま)。入力ポートまたは出力ポートの小さな丸(バブル記号)は、ポートが反転していることを示します。 |
MULTIPLEXER |
ポート0とポート1の間で選択を行うセレクター・ポートを持つマルチプレクサー・プリミティブ。演算子として3つ以上の入力を持つマルチプレクサが表示されます。 |
BUFFER |
バッファー・プリミティブである。この図は反転出力イネーブルポートを備えたトライステート・バッファーを示しています。 イネーブルポートのない他のバッファーには、LCELL、SOFT、CARRY、およびGLOBALがあります。 NOTゲートおよびEXPエキスパンダー・バッファーは、イネーブルポートおよび反転出力ポートなしでこのシンボルを使用します。 |
LATCH |
ラッチ/DFF(データ・フリップフロップ)プリミティブ。 DFFには、ラッチおよびクロックトリガと同じポートがあります。 他のフリップフロップ・プリミティブも同様です。
|
Atom Primitive |
アトム・プリミティブ。 シンボルは、原子名、ポート名、および原子タイプを表示します。 青い網掛けは、内部の詳細を表示できるアトム・プリミティブを示しています。 |
Other Primitive |
前のカテゴリーに入らない任意のプリミティブ。 プリミティブは低レベルのノードで、下位の階層には展開できません。 記号は、ポート名、プリミティブ型または演算子型、およびその名前を表示します。 |
Instance |
プリミティブまたは演算子(ユーザー定義の階層ブロック)に対応しないデザイン内のインスタンス。 シンボルはポート名とインスタンス名を表示します。 |
Encrypted Instance |
デザイン内のユーザー定義の暗号化されたインスタンス。 シンボルはインスタンス名を表示します。 ソースデザインは暗号化されているため、下位階層の回路図を開くことはできません。 |
RAM |
レジスターされた入力とオプションで登録された出力を持つ同期メモリー・インスタンス。 シンボルはデバイスファミリーとメモリーブロックの種類を示します。 この図は、Stratix M-RAMブロック内の真のデュアル・ポート・メモリー・ブロックを示しています。 |
Constant |
回路図全体を通して、デフォルトでは灰色でハイライト表示され、16進形式で表示される一定の信号値。 |
シンボル | 説明 |
---|---|
|
加算演算子 OUT = A + B |
|
乗数演算子 OUT = A ¥ B |
|
除算演算子 OUT = A / B |
|
等しい |
|
左シフト演算子 OUT = (A << COUNT) |
|
右シフト演算子 OUT = (A >> COUNT) |
|
モジュロー演算子 OUT = (A%B) |
|
小なりコンパレーター OUT = (A<:B:A>B) |
|
マルチプレクサー OUT = DATA [SEL] データ範囲のサイズは2sel range sizeです。 |
|
セレクター 1ホット選択入力と2つ以上の入力信号を持つマルチプレクサー。 |
|
2進数デコーダー |