インテルのみ表示可能 — GUID: qry1556031798274
Ixiasoft
2.1. デザイン問題の分析のためにNetlist Viewersを使用する場合
2.2. Netlist Viewersによる インテル® Quartus® Primeデザインフロー
2.3. RTL Viewerの概要
2.4. Technology Map Viewerの概要
2.5. Netlist Viewerのユーザー・インターフェイス
2.6. 回路図
2.7. ソース・デザイン・ファイルと他の インテル® Quartus® Primeウィンドウのクロスプローブの実行
2.8. 他の インテル® Quartus® Primeウィンドウからのビューワのプロービング
2.9. タイミング・パスの表示
2.10. Design Netlistの改訂履歴の最適化
2.6.1. 複数タブ表示での回路図の表示
2.6.2. 回路図シンボル
2.6.3. スケマティック・ビューで項目の選択
2.6.4. スケマティック・ビューのショートカット・メニュー・コマンド
2.6.5. スケマティック・ビューでのフィルタリング
2.6.6. スケマティック・ビューでのノードの内容の表示
2.6.7. スケマティック・ビューでノードの移動
2.6.8. Technology Map ViewerでのLUT表現の表示
2.6.9. ズーム・コントロール
2.6.10. Bird's Eye Viewでナビゲートする
2.6.11. ページへのスケマティックの分割
2.6.12. スケマティック・ページでのネットのフォロー
2.6.13. リソース・プロパティー・ビューアでの選択の維持
4.2.3.1. ガイドライン:ソースコードを最適化する
4.2.3.2. ガイドライン:スピードではなく、面積に対して合成を最適化する
4.2.3.3. ガイドライン:マルチプレクサーの再構築
4.2.3.4. ガイドライン:Balanced設定またはArea設定でWYSIWYGプリミティブ再合成を実行する
4.2.3.5. ガイドライン:レジスターパッキングを使用する
4.2.3.6. ガイドライン:Fitter Constraintsを削除する
4.2.3.7. 合成中の階層のフラット化
4.2.3.8. ガイドライン:メモリーブロックのターゲット変更
4.2.3.9. ガイドライン:面積を削減するための物理合成オプションの使用
4.2.3.10. ガイドライン:DSPブロックのリターゲットまたはバランス
4.2.3.11. ガイドライン:より大きなデバイスを使用する
5.6.5.1. ソース・コードの最適化
5.6.5.2. レジスター間のタイミング改善のまとめ
5.6.5.3. フィジカル・シンセシスの最適化
5.6.5.4. エクストラ・フォート消費電力最適化の設定をオフにする
5.6.5.5. エリアではなくスピードへの合成の最適化
5.6.5.6. 合成中の階層のフラット化
5.6.5.7. シンセシス・エフォートをHighへ設定する
5.6.5.8. ファンアウトを制御するためのロジックの複製
5.6.5.9. シフト・レジスターの推論の防止
5.6.5.10. 合成ツール内で使用可能な他の合成オプションを使用する
5.6.5.11. Fitterシード
5.6.5.12. 最大ルータタイミング最適化レベルを設定する
6.1.3.1. アーキテクチャー固有のデザイン情報の表示
6.1.3.2. デバイスで使用可能なクロックネットワークの表示
6.1.3.3. クロックセクター使用率の表示
6.1.3.4. ルーティングの輻輳の表示
6.1.3.5. I/Oバンクの表示
6.1.3.6. Viewing High-Speed Serial Interfaces (HSSI)
6.1.3.7. 配置したノードの送信元と送信先の表示
6.1.3.8. 配置されたリソースのファンインおよびファンアウト接続の表示
6.1.3.9. 隣接したファンインおよびファンアウト接続の生成
6.1.3.10. 選択したコンテンツの表示
6.3.1. Chip PlannerでのLogic Lock領域間の接続の表示
6.3.2. Logic Lockの領域
6.3.3. Logic Lockの領域の属性
6.3.4. インテル® Quartus® Primeスタンダード・エディションと インテル® Quartus® Primeプロ・エディション間の割り当ての移行
6.3.5. Logic Lock領域の作成
6.3.6. Logic Lock領域の形状のカスタマイズ
6.3.7. Logic Lock領域へのデバイスリソースの配置
6.3.8. 領域の階層化
6.3.9. トランシーバーの追加機能
6.3.10. Logic Lock Regionsウィンドウ
6.3.11. リージョンへのスナップ
インテルのみ表示可能 — GUID: qry1556031798274
Ixiasoft
2.6.13. リソース・プロパティー・ビューアでの選択の維持
19.1より前のリリースでは、Resource Property Viewerのポートにマウスを合わせてノードのiterm-oterm依存関係パスを視覚化すると、依存関係パスが強調表示されています。ただし、マウスを別のポイントに移動すると、ハイライトは消えます。
19.1リリースから、ポート(回路図内)または信号名(Connectivityペイン内)をクリックすると、パスが選択されます。各ノードは依存関係パスのみを保持します。この依存関係パスは、再コンパイル、プロジェクトを閉じる、別のポートを選択する、新しい検索を実行する、または非ポートスペースを左クリックするとクリアされます。
注:
- Chip PlannerのノードをダブルクリックしてResource Property Viewerを開くたびに、新しい場所と見なされます。
- パストレースの目的で、Go To Destination NodeまたはGo To Source Nodeオプションを使用すると、ノード選択テーブルにノードが追加され、パス依存関係の選択はクリアされません(たとえば、すべての新しい場所ではなく、 Chip Plannerのノードをクリックする)。
- 依存関係パスの選択または強調表示は、Chip Plannerのノードプロパティーには適用されません。
複数選択のポートまたは信号名を選択すると、ポートが使用されている場合にのみ、依存関係パスが更新されます。 ポートが使用されていない場合、依存パスの選択はクリアされます。 ただし、Resource Property Viewerには、複数のノードを選択した場合の依存パスの選択は表示されません。 これは、単一パストレースの目的に役立ちます(選択色は1つだけです)。