インテルのみ表示可能 — GUID: mwh1409960091882
Ixiasoft
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2.3. RTL Viewerの概要
Verilog HDL Design Files (.v)、SystemVerilog Design Files (.sv)、VHDL Design Files (.vhd)、AHDL Text Design Files (.tdf)、または回路図Block Design Files (.bdf)を含むサポートされている インテル® Quartus® Primeデザイン入力方法を使用するデザインの分析とエラボレーション後の結果を表示できます。
合成ツールを介してVerilog Quartus Mapping File(.vqm)またはElectronic Design Interchange Format(.edf)ファイルを生成するデザインのアトムプリミティブ(デバイス・ロジック・セルやI/Oポートなど)の階層を表示することもできます。
- インテル® Quartus® Primeプロ・エディション 統合合成で合成されたデザインの場合、このビューには、 インテル® Quartus® Primeのソフトウェアがデザインファイルを解釈する方法が表示されます。
- サードパーティの合成ツールで合成されたデザインの場合、このビューには合成ツールで生成されたネットリストが表示されます。
RTL Viewerを実行する インテル® Quartus® Primeプロジェクトでは、最初にデザインを分析してRTLネットリストを生成します。デザインを解析してRTLネットリストを生成するには、Processing > Start > Start Analysis & Elaborationをクリックします。また、コンパイルフローの最初の分析と詳細化の段階を含む任意のプロセスで完全なコンパイルを実行できます。
RTL Viewerを開くには、Tools > Netlist Viewers > RTL Viewerをクリックします 。