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2.5.1. VREFソースと VREF ピン
2.5.2. VCCIO_PIO電圧に基づくI/O規格の実装
2.5.3. OCTキャリブレーション・ブロック要件
2.5.4. I/Oピンの配置要件
2.5.5. I/O規格の選択とI/Oバンク供給の互換性チェック
2.5.6. 同時スイッチング・ノイズ
2.5.7. 特別なピンの要件
2.5.8. 外部メモリー・インターフェイスのピン配置要件
2.5.9. HPS共有I/Oの要件
2.5.10. クロッキング要件
2.5.11. HPS共有I/Oの要件
2.5.12. 未使用ピン
2.5.13. 未使用のGPIOバンクの電圧設定
2.5.14. 電源シーケンス中のGPIOピン
2.5.15. GPIO入力ピンのドライブ強度の要件
2.5.16. 最大DC電流制限
2.5.17. 1.2 V I/Oインターフェイスの電圧レベルの互換性
2.5.18. Avalon® Streamingインターフェイス・コンフィグレーション・スキームのGPIOピン
2.5.19. I/Oレーンあたりの最大真の差動信号のレシーバーペア
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2.4.1.1.2. RT OCT
キャリブレーションありのRT OCTは、入力ピンと双方向ピンでのみ使用可能です。出力ピンは、キャリブレーションありのRT OCTをサポートしていません。
- RT OCTキャリブレーション回路は、I/Oバッファーの合計インピーダンスをRZQピンに接続された外部抵抗と比較します。
- キャリブレーション中の回路は、I/Oバッファーのインピーダンスを継続的に変更します。これは、値がリファレンス抵抗に対する所定の比率であるターゲット・インピーダンスに達するまで行われます。
- キャリブレーションは、デバイス・コンフィグレーションの最後に行われます。キャリブレーション回路が正しいインピーダンスを検出すると、回路の電源がオフになり、ドライバーの特性の変更が停止します。
- ユーザーモード中に再キャリブレーションをトリガーできます。
I/O規格 | キャリブレーションありのRT OCT (Ω) |
---|---|
SSTL-12 | 50、60 |
POD12 | 50、60 |
HSTL-12 | 50、60 |
差動SSTL-12 | 50、60 |
差動POD12 | 50、60 |
差動HSTL-12 | 50、60 |