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2.5.1. VREFソースと VREF ピン
2.5.2. VCCIO_PIO電圧に基づくI/O規格の実装
2.5.3. OCTキャリブレーション・ブロック要件
2.5.4. I/Oピンの配置要件
2.5.5. I/O規格の選択とI/Oバンク供給の互換性チェック
2.5.6. 同時スイッチング・ノイズ
2.5.7. 特別なピンの要件
2.5.8. 外部メモリー・インターフェイスのピン配置要件
2.5.9. HPS共有I/Oの要件
2.5.10. クロッキング要件
2.5.11. HPS共有I/Oの要件
2.5.12. 未使用ピン
2.5.13. 未使用のGPIOバンクの電圧設定
2.5.14. 電源シーケンス中のGPIOピン
2.5.15. GPIO入力ピンのドライブ強度の要件
2.5.16. 最大DC電流制限
2.5.17. 1.2 V I/Oインターフェイスの電圧レベルの互換性
2.5.18. Avalon® Streamingインターフェイス・コンフィグレーション・スキームのGPIOピン
2.5.19. I/Oレーンあたりの最大真の差動信号のレシーバーペア
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6.2.1. リリース情報
インテルFPGA IPのバージョンは、 インテル® Quartus® Primeデザインスイートのソフトウェア・バージョンとv19.1まで一致します。 インテル® Quartus® Primeデザインスイートのソフトウェア・バージョン19.2以降では、インテルFPGA IPには新しいバージョン管理スキームがあります。
インテルFPGA IPのバージョン (X.Y.Z) 番号は、 インテル® Quartus® Prime開発ソフトウェアのバージョンごとに変わる可能性があります。それぞれの番号における変更は、次の内容を意味します。
- Xは、IPのメジャーリビジョンを示します。 インテル® Quartus® Prime開発ソフトウェアを更新する場合は、IPを再生成する必要があります。
- Yは、IPに新しい機能が含まれていることを示します。IPを再生成し、それらの新しい機能を含めます。
- Zは、IPにマイナーな変更が含まれていることを示します。IPを再生成し、それらの変更を含めます。
項目 | 説明 |
---|---|
IPバージョン | 19.3.0 |
インテル® Quartus® Primeバージョン | 22.1 |
リリース日 | 2022.03.28 |