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2.5.1. VREFソースと VREF ピン
2.5.2. VCCIO_PIO電圧に基づくI/O規格の実装
2.5.3. OCTキャリブレーション・ブロック要件
2.5.4. I/Oピンの配置要件
2.5.5. I/O規格の選択とI/Oバンク供給の互換性チェック
2.5.6. 同時スイッチング・ノイズ
2.5.7. 特別なピンの要件
2.5.8. 外部メモリー・インターフェイスのピン配置要件
2.5.9. HPS共有I/Oの要件
2.5.10. クロッキング要件
2.5.11. HPS共有I/Oの要件
2.5.12. 未使用ピン
2.5.13. 未使用のGPIOバンクの電圧設定
2.5.14. 電源シーケンス中のGPIOピン
2.5.15. GPIO入力ピンのドライブ強度の要件
2.5.16. 最大DC電流制限
2.5.17. 1.2 V I/Oインターフェイスの電圧レベルの互換性
2.5.18. Avalon® Streamingインターフェイス・コンフィグレーション・スキームのGPIOピン
2.5.19. I/Oレーンあたりの最大真の差動信号のレシーバーペア
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2.1. GPIOバンクの概要
各GPIOバンクには、上部サブバンクと下部サブバンクが含まれています。
- 上部サブバンク - ダイの端にあります。ピン・インデックス番号は 48 から 95 です。
- 下部サブバンク - FPGAコアの近くにあります。ピン・インデックス番号は 0 から 47 です。
各サブバンクには、4つのI/Oレーンが含まれています。各I/Oレーンには12個のI/Oピンがあります。その結果、各サブバンクには合計48個のシングルエンドI/Oピンまたは24個の真の差動I/Oペアが存在します。
SERDESを使用する場合、各I/Oレーンは次のSERDESおよびダイナミック・フェーズ・アラインメント (DPA) チャネルをサポートします。
- 3つの専用差動レシーバー入力バッファーペア
- 3つの専用差動トランスミッター出力バッファーペア
SERDESを使用しない場合は、それぞれの真の差動バッファーをレシーバーまたはトランスミッターとしてコンフィグレーションできます。
- I/Oレーン内に最大3つの差動レシーバーペア
- I/Oレーン内に最大6つの差動トランスミッター・ペア
さらに、各サブバンクには、次のような専用回路も含まれています。
- I/O PLL
- ハード・メモリー・コントローラー
- オンチップ終端 (OCT) キャリブレーション・ブロック
GPIOバンクの総数は、デバイスパッケージによって異なります。一部のGPIOバンクは、SDMおよびHPS機能ブロックと共有されます。各デバイスパッケージで使用可能なI/Oバンクについては、デバイスのピンアウトファイルを参照してください。