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2.5.1. VREFソースと VREF ピン
2.5.2. VCCIO_PIO電圧に基づくI/O規格の実装
2.5.3. OCTキャリブレーション・ブロック要件
2.5.4. I/Oピンの配置要件
2.5.5. I/O規格の選択とI/Oバンク供給の互換性チェック
2.5.6. 同時スイッチング・ノイズ
2.5.7. 特別なピンの要件
2.5.8. 外部メモリー・インターフェイスのピン配置要件
2.5.9. HPS共有I/Oの要件
2.5.10. クロッキング要件
2.5.11. HPS共有I/Oの要件
2.5.12. 未使用ピン
2.5.13. 未使用のGPIOバンクの電圧設定
2.5.14. 電源シーケンス中のGPIOピン
2.5.15. GPIO入力ピンのドライブ強度の要件
2.5.16. 最大DC電流制限
2.5.17. 1.2 V I/Oインターフェイスの電圧レベルの互換性
2.5.18. Avalon® Streamingインターフェイス・コンフィグレーション・スキームのGPIOピン
2.5.19. I/Oレーンあたりの最大真の差動信号のレシーバーペア
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6.1.5.1.2. 出力および出力イネーブルパス
出力遅延エレメントは、出力バッファーを介してパッドにデータを送信します。
各出力パスには、フルレートとハーフレートの2つのDDIOステージが含まれています。
図 36. シングルエンドGPIO出力パスの簡略図
図 37. ハーフレート変換を使用したDDIOモードの出力パス波形
図 38. 出力イネーブルパスの簡略図
出力パスと出力イネーブル (OE) パスの違いは、OEパスにはフルレートDDIOが含まれていないことです。OEパスでパッキングされたレジスターの実装をサポートするために、シンプルレジスターはフルレートDDIOとして動作します。同じ理由で、1つのハーフレートDDIOしか存在しません。
OEパスは、次の3つの基本モードで動作します。
- バイパス - コアはすべてのDDIOをバイパスして、データを遅延エレメントに直接送信します。
- パッキングされたレジスター - ハーフレートDDIOをバイパスします。
- ハーフレートでのSDR出力 - ハーフレートDDIOは、データをフルレートからハーフレートに変換します。
注: GPIO IPは、双方向ピンのダイナミック・キャリブレーションをサポートしていません。