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2.5.1. VREFソースと VREF ピン
2.5.2. VCCIO_PIO電圧に基づくI/O規格の実装
2.5.3. OCTキャリブレーション・ブロック要件
2.5.4. I/Oピンの配置要件
2.5.5. I/O規格の選択とI/Oバンク供給の互換性チェック
2.5.6. 同時スイッチング・ノイズ
2.5.7. 特別なピンの要件
2.5.8. 外部メモリー・インターフェイスのピン配置要件
2.5.9. HPS共有I/Oの要件
2.5.10. クロッキング要件
2.5.11. HPS共有I/Oの要件
2.5.12. 未使用ピン
2.5.13. 未使用のGPIOバンクの電圧設定
2.5.14. 電源シーケンス中のGPIOピン
2.5.15. GPIO入力ピンのドライブ強度の要件
2.5.16. 最大DC電流制限
2.5.17. 1.2 V I/Oインターフェイスの電圧レベルの互換性
2.5.18. Avalon® Streamingインターフェイス・コンフィグレーション・スキームのGPIOピン
2.5.19. I/Oレーンあたりの最大真の差動信号のレシーバーペア
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2.1.1. GPIOバンクの構造
図 2. インテルAgilexのI/Oバンク構造 (ダイの上面図)この図で示しているのは、インテルAgilexデバイスのI/Oバンク構造です。この図は、 インテル® Quartus® Prime Chip Plannerに示されているダイのビューを示しています。Pin Plannerでは、ビューが反転します。デバイスパッケージによって、I/Oバンクの数が異なります。使用可能なI/Oバンク、および各デバイスパッケージ向けのSDMとHPS共有I/Oバンクの位置については、デバイスのピンアウトファイルを参照してください。
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