インテルのみ表示可能 — GUID: des1644917260545
Ixiasoft
2.5.1. VREFソースと VREF ピン
2.5.2. VCCIO_PIO電圧に基づくI/O規格の実装
2.5.3. OCTキャリブレーション・ブロック要件
2.5.4. I/Oピンの配置要件
2.5.5. I/O規格の選択とI/Oバンク供給の互換性チェック
2.5.6. 同時スイッチング・ノイズ
2.5.7. 特別なピンの要件
2.5.8. 外部メモリー・インターフェイスのピン配置要件
2.5.9. HPS共有I/Oの要件
2.5.10. クロッキング要件
2.5.11. HPS共有I/Oの要件
2.5.12. 未使用ピン
2.5.13. 未使用のGPIOバンクの電圧設定
2.5.14. 電源シーケンス中のGPIOピン
2.5.15. GPIO入力ピンのドライブ強度の要件
2.5.16. 最大DC電流制限
2.5.17. 1.2 V I/Oインターフェイスの電圧レベルの互換性
2.5.18. Avalon® Streamingインターフェイス・コンフィグレーション・スキームのGPIOピン
2.5.19. I/Oレーンあたりの最大真の差動信号のレシーバーペア
インテルのみ表示可能 — GUID: des1644917260545
Ixiasoft
2.1.2. I/Oバッファーとレジスター
I/Oレジスターは、3つの異なるパスで構成されています。
- ピンからコアへのデータを処理するための入力パス
- コアからピンへのデータを処理するための出力パス
- 出力バッファーへのOE信号を処理するための出力イネーブル (OE) パス
I/Oレジスターを使用すると、高速なソース同期のレジスター間転送と再同期を実行できます。I/Oレジスターを使用してDDR回路を実装するには、GPIO Intel FPGA IPを使用できます。
入力パスと出力パスには、次のブロックが含まれています。
- 入力レジスター
- ペリフェラルからコアへのハーフレートまたはフルレートのデータ転送をサポートします。
- I/Oバッファーからキャプチャされたダブルまたはシングル・データ・レートのデータをサポートします。
- 出力レジスター
- コアからペリフェラルへのハーフレートまたはフルレートのデータ転送をサポートします。
- I/Oバッファーへのダブルまたはシングル・データ・レートのデータ転送をサポートします。
- OEレジスター
- コアからペリフェラルへの出力イネーブル信号をサポートします。
- I/Oバッファーへのダブル・データ・レートまたはシングル・データ・レートのデータ転送をサポートします。
入力パスと出力パスは、次の機能もサポートしています。
- クロックイネーブル
- 非同期または同期リセット
- 入力パスと出力パスのバイパスモード
- 入力パスと出力パスの遅延チェーン
図 3. インテルAgilexデバイスでのI/Oエレメント (IOE) 構造
関連情報