インテル® Agilex™ FシリーズおよびIシリーズ汎用I/Oユーザーガイド

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ID 683780
日付 3/28/2022
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ドキュメント目次
ドキュメント目次 x
1. インテルAgilex汎用I/Oの概要 2. インテルAgilexの汎用I/Oバンク 3. インテルAgilexのHPS I/Oバンク 4. インテルAgilexのSDM I/Oバンク 5. インテルAgilex I/Oトラブルシューティングのガイドライン 6. インテルAgilex汎用I/OのIP 7. プログラマブルI/O機能の説明 8. インテルAgilex FシリーズおよびIシリーズ汎用I/Oユーザーガイドに関連するドキュメント 9. インテルAgilex FシリーズおよびIシリーズ汎用I/Oユーザーガイドの改訂履歴
1. インテルAgilex汎用I/Oの概要 x
1.1. パッケージの選択とI/O垂直移行のサポート 1.2. I/Oバンクの種類
2. インテルAgilexの汎用I/Oバンク x
2.1. GPIOバンクの概要 2.2. GPIO機能 2.3. GPIO実装ガイド 2.4. インテルAgilexのI/O終端 2.5. インテルAgilex GPIOのデザイン・ガイドライン 2.6. I/Oシミュレーション
2.1. GPIOバンクの概要 x
2.1.1. GPIOバンクの構造 2.1.2. I/Oバッファーとレジスター
2.2. GPIO機能 x
2.2.1. GPIOバンクのサポートされているI/O規格 2.2.2. GPIOバッファーの動作 2.2.3. GPIOバンクのプログラマブルI/Oエレメント機能
2.2.3. GPIOバンクのプログラマブルI/Oエレメント機能 x
2.2.3.1. ガイドライン: プログラマブル出力スルーレート・コントロール 2.2.3.2. ガイドライン: プログラマブル・オープンドレイン出力 2.2.3.3. ガイドライン: プログラマブル・バスホールド 2.2.3.4. ガイドライン: プログラマブル・プルアップ抵抗 2.2.3.5. ガイドライン: プログラマブル・ディエンファシス
2.3. GPIO実装ガイド x
2.3.1. インテル® Quartus® Prime Assignment Editorを使用したI/O割り当て 2.3.2. インテル® Quartus® Prime Pin PlannerでのピンのI/O規格割り当て
2.3.1. インテル® Quartus® Prime Assignment Editorを使用したI/O割り当て x
2.3.1.1. インテル® Quartus® Prime Assignment EditorでのピンのI/O規格割り当て 2.3.1.2. インテル® Quartus® Prime Assignment EditorでのプログラマブルIOE機能の割り当て 2.3.1.3. GPIOプログラマブルIOE機能のアサインメント名と設定
2.4. インテルAgilexのI/O終端 x
2.4.1. インテルAgilexデバイスでのシングルエンドI/O終端 2.4.2. True Differential Signaling I/O終端
2.4.1. インテルAgilexデバイスでのシングルエンドI/O終端 x
2.4.1.1. シングルエンドI/O規格のOCT終端 2.4.1.2. OCTキャリブレーション・ブロック 2.4.1.3. シングルエンドI/O規格の外部終端 2.4.1.4. シングルエンドI/O終端の実装ガイド
2.4.1.1. シングルエンドI/O規格のOCT終端 x
2.4.1.1.1. RS OCT 2.4.1.1.2. RT OCT 2.4.1.1.3. ダイナミックOCT
2.4.1.4. シングルエンドI/O終端の実装ガイド x
2.4.1.4.1. Assignment Editorを使用したOCTのコンフィグレーション 2.4.1.4.2. OCT機能のアサインメント名と設定
2.4.2. True Differential Signaling I/O終端 x
2.4.2.1. True Differential Signaling I/O規格のOCT終端 2.4.2.2. True Differential Signaling I/O規格の外部終端
2.4.2.1. True Differential Signaling I/O規格のOCT終端 x
2.4.2.1.1. Assignment Editorを使用した差動入力RD OCTのコンフィグレーション 2.4.2.1.2. ガイドライン: 差動入力RD OCT
2.5. インテルAgilex GPIOのデザイン・ガイドライン x
2.5.1. VREFソースと VREF ピン 2.5.2. VCCIO_PIO電圧に基づくI/O規格の実装 2.5.3. OCTキャリブレーション・ブロック要件 2.5.4. I/Oピンの配置要件 2.5.5. I/O規格の選択とI/Oバンク供給の互換性チェック 2.5.6. 同時スイッチング・ノイズ 2.5.7. 特別なピンの要件 2.5.8. 外部メモリー・インターフェイスのピン配置要件 2.5.9. HPS共有I/Oの要件 2.5.10. クロッキング要件 2.5.11. HPS共有I/Oの要件 2.5.12. 未使用ピン 2.5.13. 未使用のGPIOバンクの電圧設定 2.5.14. 電源シーケンス中のGPIOピン 2.5.15. GPIO入力ピンのドライブ強度の要件 2.5.16. 最大DC電流制限 2.5.17. 1.2 V I/Oインターフェイスの電圧レベルの互換性 2.5.18. Avalon® Streamingインターフェイス・コンフィグレーション・スキームのGPIOピン 2.5.19. I/Oレーンあたりの最大真の差動信号のレシーバーペア
2.6. I/Oシミュレーション x
2.6.1. IBISモデル 2.6.2. Hspice* モデル 2.6.3. ネット長レポート
3. インテルAgilexのHPS I/Oバンク x
3.1. HPS I/Oバンクの概要 3.2. HPS I/O機能 3.3. HPS I/O実装ガイド 3.4. インテルAgilex HPS I/Oのデザイン・ガイドライン 3.5. HPS I/Oシミュレーション
3.2. HPS I/O機能 x
3.2.1. HPS I/OバンクでサポートされているI/O規格 3.2.2. HPS I/Oバッファーの動作 3.2.3. HPS I/OバンクのプログラマブルI/Oエレメントの機能
3.3. HPS I/O実装ガイド x
3.3.1. HPS I/Oのオープンドレイン機能のコンフィグレーション 3.3.2. インテル® Quartus® Prime Assignment Editorを使用したI/O割り当て 3.3.3. インテル® Quartus® Prime Pin PlannerでのピンのI/O規格割り当て
3.3.2. インテル® Quartus® Prime Assignment Editorを使用したI/O割り当て x
3.3.2.1. インテル® Quartus® Prime Assignment EditorでのプログラマブルIOE機能の割り当て 3.3.2.2. HPS I/OプログラマブルIOE機能のアサインメント名と設定
3.4. インテルAgilex HPS I/Oのデザイン・ガイドライン x
3.4.1. 未使用ピン 3.4.2. 電源シーケンス中のHPS I/Oピン 3.4.3. HPS共有I/Oの要件
3.5. HPS I/Oシミュレーション x
3.5.1. HPS IBISモデル 3.5.2. ネット長レポート
4. インテルAgilexのSDM I/Oバンク x
4.1. SDM I/Oバンクの概要 4.2. SDM I/O機能 4.3. インテルAgilex SDM I/Oのデザイン・ガイドライン 4.4. SDM I/Oシミュレーション
4.2. SDM I/O機能 x
4.2.1. SDM I/OバンクでサポートされているI/O規格 4.2.2. SDM I/Oバッファーの動作 4.2.3. Intel® Agilex™ コンフィグレーション・ピンのI/O標準と機能
4.3. インテルAgilex SDM I/Oのデザイン・ガイドライン x
4.3.1. 未使用ピン 4.3.2. 電源シーケンス中のSDM I/Oピン
4.4. SDM I/Oシミュレーション x
4.4.1. SDM IBISモデル 4.4.2. ネット長レポート
6. インテルAgilex汎用I/OのIP x
6.1. GPIO Intel® FPGA IP 6.2. OCT Intel® FPGA IP
6.1. GPIO Intel® FPGA IP x
6.1.1. GPIO Intel® FPGA IPのリリース情報 6.1.2. GPIO Intel® FPGA IPの生成 6.1.3. GPIO Intel® FPGA IPのパラメーター設定 6.1.4. GPIO Intel® FPGA IPのインターフェイス信号 6.1.5. GPIO Intel® FPGA IPのアーキテクチャー 6.1.6. リソース使用率とデザイン・パフォーマンスの検証 6.1.7. GPIO Intel® FPGA IPのタイミング 6.1.8. GPIO Intel® FPGA IPのデザイン例
6.1.2. GPIO Intel® FPGA IPの生成 x
6.1.2.1. インテルFPGA IP生成の出力
6.1.3. GPIO Intel® FPGA IPのパラメーター設定 x
6.1.3.1. ガイドライン: 移行されたIPの datain_h ポートと datain_l ポートのスワップ
6.1.4. GPIO Intel® FPGA IPのインターフェイス信号 x
6.1.4.1. 共有信号 6.1.4.2. データ・インターフェイス用のデータのビット順 6.1.4.3. 入力バスと出力バスの上位ビットおよび下位ビット 6.1.4.4. データ・インターフェイス信号と対応するクロック
6.1.5. GPIO Intel® FPGA IPのアーキテクチャー x
6.1.5.1. GPIO Intel® FPGA IPのデータパス 6.1.5.2. レジスターパッキング
6.1.5.1. GPIO Intel® FPGA IPのデータパス x
6.1.5.1.1. 入力パス 6.1.5.1.2. 出力および出力イネーブルパス
6.1.7. GPIO Intel® FPGA IPのタイミング x
6.1.7.1. タイミング・コンポーネント 6.1.7.2. 遅延エレメント 6.1.7.3. タイミング解析 6.1.7.4. タイミング・クロージャーのガイドライン
6.1.7.3. タイミング解析 x
6.1.7.3.1. シングル・データ・レートの入力レジスター 6.1.7.3.2. フルレートまたはハーフレートDDIOの入力レジスター 6.1.7.3.3. シングル・データ・レートの出力レジスター 6.1.7.3.4. フルレートまたはハーフレートDDIOの出力レジスター
6.1.8. GPIO Intel® FPGA IPのデザイン例 x
6.1.8.1. GPIO Intel® FPGA IPの合成可能な インテル® Quartus® Primeのデザイン例 6.1.8.2. GPIO Intel® FPGA IPシミュレーションのデザイン例
6.2. OCT Intel® FPGA IP x
6.2.1. リリース情報 6.2.2. OCT Intel® FPGA IPの生成 6.2.3. OCT Intel® FPGA IPのパラメーター設定 6.2.4. OCT Intel® FPGA IP信号 6.2.5. QSFアサインメント 6.2.6. OCT Intel® FPGA IPのアーキテクチャー 6.2.7. OCT Intel® FPGA IPのデザイン例
6.2.2. OCT Intel® FPGA IPの生成 x
6.2.2.1. インテルFPGA IP生成の出力
6.2.7. OCT Intel® FPGA IPのデザイン例 x
6.2.7.1. インテル® Quartus® Primeのデザイン例の生成
7. プログラマブルI/O機能の説明 x
7.1. プログラマブル・プリエンファシス 7.2. プログラマブル・ディエンファシス 7.3. プログラマブル差動出力電圧
1. インテルAgilex汎用I/Oの概要
2. インテルAgilexの汎用I/Oバンク
3. インテルAgilexのHPS I/Oバンク
4. インテルAgilexのSDM I/Oバンク
5. インテルAgilex I/Oトラブルシューティングのガイドライン
6. インテルAgilex汎用I/OのIP
7. プログラマブルI/O機能の説明
8. インテルAgilex FシリーズおよびIシリーズ汎用I/Oユーザーガイドに関連するドキュメント
9. インテルAgilex FシリーズおよびIシリーズ汎用I/Oユーザーガイドの改訂履歴

6.1.4. GPIO Intel® FPGA IPのインターフェイス信号

指定したパラメーター設定に応じて、GPIO IPで使用できるインターフェイス信号が異なります。
図 30.  GPIO IPのインターフェイス


図 31.  GPIOのインターフェイス信号
表 43.  パッド・インターフェイス信号パッド・インターフェイスは、GPIO IPからパッドへの物理的な接続です。このインターフェイスは、IPコンフィグレーションに応じて、入力、出力、または双方向のインターフェイスになります。この表のSIZEは、IPパラメーター・エディターで指定されたデータ幅です。
信号名 入力/出力 説明
pad_in[SIZE-1:0] 入力

パッドからの入力信号です。
pad_in_b[SIZE-1:0] 入力

パッドからの差動入力信号の負ノードです。このポートは、Use differential bufferオプションをオンにした場合に使用できます。

pad_out[SIZE-1:0] 出力 パッドへの出力信号です。
pad_out_b[SIZE-1:0] 出力

パッドへの差動出力信号の負ノードです。このポートは、Use differential bufferオプションをオンにした場合に使用できます。

pad_io[SIZE-1:0] 双方向

パッドとの双方向信号接続です。
pad_io_b[SIZE-1:0] 双方向

パッドとの差動双方向信号接続の負ノードです。このポートは、Use differential bufferオプションをオンにした場合に使用できます。

表 44.  データ・インターフェイス信号データ・インターフェイスは、GPIO IPからFPGAコアへの入力または出力インターフェイスです。この表のSIZEは、IPパラメーター・エディターで指定されたデータ幅です。
信号名 入力/出力 説明
din[DATA_SIZE-1:0] 入力

出力または双方向モードでのFPGAコアからのデータ入力です。DATA_SIZE は、次のレジスターモードによって異なります。

  • バイパスまたはシンプルレジスター - DATA_SIZE = SIZE
  • ハーフレート・ロジックなしのDDIO - DATA_SIZE = 2 × SIZE
  • ハーフレート・ロジックありのDDIO - DATA_SIZE = 4 × SIZE
dout[DATA_SIZE-1:0] 出力

入力または双方向モードでのFPGAコアに出力されるデータです。DATA_SIZEは、次のレジスターモードによって異なります。

  • バイパスまたはシンプルレジスター - DATA_SIZE = SIZE
  • ハーフレート・ロジックなしのDDIO - DATA_SIZE = 2 × SIZE
  • ハーフレート・ロジックありのDDIO - DATA_SIZE = 4 × SIZE
oe[OE_SIZE-1:0] 入力

Enable output enable portがオンになっている出力モードまたは双方向モードでのFPGAコアからのOE入力です。OEはアクティブHighです。データを送信するときは、この信号を1に設定します。データを受信するときは、この信号を0に設定します。OE_SIZEは、レジスターモードによって異なります。

  • バイパスまたはシンプルレジスター - DATA_SIZE = SIZE
  • ハーフレート・ロジックなしのDDIO - DATA_SIZE = SIZE
  • ハーフレート・ロジックありのDDIO - DATA_SIZE = 2 × SIZE

×4 DQグループの実装については、関連情報を参照してください。
表 45.  クロック・インターフェイス信号クロック・インターフェイスは、入力クロック・インターフェイスです。コンフィグレーションに応じて、さまざまな信号から構成されます。GPIO IPは、0、1、2、または4つのクロック入力を有することができます。クロックポートは、クロック信号によって実行される実際の機能を反映するために、さまざまなコンフィグレーションで異なって表示されます。
信号名 入力/出力 説明
ck 入力

入力パスと出力パスでは、Half Rate logicパラメーターをオフにすると、このクロックはパッキングされたレジスターまたはDDIOに供給します。

双方向モードでは、Separate input/output Clocksパラメーターをオフにすると、このクロックは入力パスと出力パスの一意のクロックになります。

ck_fr 入力

入力パスと出力パスでは、Half Rate logicパラメーターをオンにすると、これらのクロックはフルレートDDIOとハーフレートDDIOに供給します。

双方向モードでは、Separate input/output Clocksパラメーターをオフにすると、入力パスと出力パスでこれらのクロックが使用されます。

ck_hr
ck_in 入力

双方向モードでは、次の両方の設定を指定すると、これらのクロックは入力パスと出力パスでパッキングされたレジスターまたはDDIOに供給します。

  • Half Rate logicパラメーターをオフにする
  • Separate input/output Clocksパラメーターをオンにする
ck_out
ck_fr_in 入力

双方向モードでは、次の両方の設定を指定すると、これらのクロックは入力パスと出力パスでフルレートDDIOとハーフレートDDIOに供給します。

  • Half Rate logicパラメーターをオンにする
  • Separate input/output Clocksパラメーターをオンにする

例えば、ck_fr_out は出力パスでフルレートDDIOに供給します。

ck_fr_out
ck_hr_in
ck_hr_out
cke 入力 クロックイネーブルです。

×4 DQグループの実装については、関連情報を参照してください。
表 46.  終端インターフェイス信号終端インターフェイスは、GPIO IPをI/Oバッファーに接続します。
信号名 入力/出力 説明
terminationcontrol 入力 終端制御ブロック (OCT) からバッファーへの入力です。バッファー直列および並列インピーダンス値を設定します。
表 47.  リセット・インターフェイス信号リセット・インターフェイスは、GPIO IPコアをDDIOに接続します。×4 DQグループの実装については、関連情報を参照してください。
信号名 入力/出力 説明
sclr 入力

同期クリア入力です。Enable synchronous clear / preset portオプションで None または Preset を選択した場合は使用できません。

aclr 入力

非同期クリア入力。アクティブHighです。Enable asynchronous clear / preset portオプションで None または Preset を選択した場合は使用できません。

aset 入力

非同期セット入力。アクティブHighです。Enable asynchronous clear / preset portオプションで None または Clear を選択した場合は使用できません。

sset 入力 同期クリア入力です。Enable synchronous clear / preset portオプションで None または Clear を選択した場合は使用できません。

セクションの内容
共有信号
データ・インターフェイス用のデータのビット順
入力バスと出力バスの上位ビットおよび下位ビット
データ・インターフェイス信号と対応するクロック

関連情報
レベル 2 の表題