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2.5.1. VREFソースと VREF ピン
2.5.2. VCCIO_PIO電圧に基づくI/O規格の実装
2.5.3. OCTキャリブレーション・ブロック要件
2.5.4. I/Oピンの配置要件
2.5.5. I/O規格の選択とI/Oバンク供給の互換性チェック
2.5.6. 同時スイッチング・ノイズ
2.5.7. 特別なピンの要件
2.5.8. 外部メモリー・インターフェイスのピン配置要件
2.5.9. HPS共有I/Oの要件
2.5.10. クロッキング要件
2.5.11. HPS共有I/Oの要件
2.5.12. 未使用ピン
2.5.13. 未使用のGPIOバンクの電圧設定
2.5.14. 電源シーケンス中のGPIOピン
2.5.15. GPIO入力ピンのドライブ強度の要件
2.5.16. 最大DC電流制限
2.5.17. 1.2 V I/Oインターフェイスの電圧レベルの互換性
2.5.18. Avalon® Streamingインターフェイス・コンフィグレーション・スキームのGPIOピン
2.5.19. I/Oレーンあたりの最大真の差動信号のレシーバーペア
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4.3.2. 電源シーケンス中のSDM I/Oピン
インテルAgilexデバイスはホットソケットをサポートしておらず、特定の電源シーケンスを必要とします。電源ソリューションをデザインして、完全な電源シーケンスを適切に制御するようにしてください。
SDM I/OバンクにあるI/Oピンに不要な電流が流れるのを防ぐために、これらのガイドラインを順守してください。これらのガイドラインは、電源が入っていない、パワーアップからPOR、POR遅延、POR遅延からコンフィグレーション、コンフィグレーション、初期化、ユーザーモード、およびパワーダウンのデバイスステートに適用されます。
- SDM I/OバンクのI/Oピンは、トライステート、グランドへの駆動、またはVCCIO_SDMレベルへの駆動が可能です。
- インテルAgilexデバイスがパワーアップまたはパワーダウンになっている間、I/Oピンの入力信号は常に、I/Oピンが存在するバンクのI/Oバッファーの電源レールを超えてはなりません。
- インテルAgilexデバイスがパワーアップ、パワーダウン、または電源が入っていない場合、SDM I/Oピンは、ピンあたり最大 10 mA 、HPS I/Oバンクあたり合計 100 mA を許容できます。
- インテルAgilexデバイスが完全にパワーアップした後、SDM I/Oピンの電圧レベルがDC入力電圧 (VI) 値を超えてはなりません。
条件 | ガイドライン |
---|---|
VCCIO_SDM ピンがランプアップし、周期XでVCCIO_SDM電圧が0.9 Vの場合。 | 周期Xで、SDM I/Oピンに接続されたデバイスによって駆動される信号を 0.9 V 以下の電圧に保ってください。 |