インテルのみ表示可能 — GUID: sam1412835835642
Ixiasoft
2.5.1. VREFソースと VREF ピン
2.5.2. VCCIO_PIO電圧に基づくI/O規格の実装
2.5.3. OCTキャリブレーション・ブロック要件
2.5.4. I/Oピンの配置要件
2.5.5. I/O規格の選択とI/Oバンク供給の互換性チェック
2.5.6. 同時スイッチング・ノイズ
2.5.7. 特別なピンの要件
2.5.8. 外部メモリー・インターフェイスのピン配置要件
2.5.9. HPS共有I/Oの要件
2.5.10. クロッキング要件
2.5.11. HPS共有I/Oの要件
2.5.12. 未使用ピン
2.5.13. 未使用のGPIOバンクの電圧設定
2.5.14. 電源シーケンス中のGPIOピン
2.5.15. GPIO入力ピンのドライブ強度の要件
2.5.16. 最大DC電流制限
2.5.17. 1.2 V I/Oインターフェイスの電圧レベルの互換性
2.5.18. Avalon® Streamingインターフェイス・コンフィグレーション・スキームのGPIOピン
2.5.19. I/Oレーンあたりの最大真の差動信号のレシーバーペア
インテルのみ表示可能 — GUID: sam1412835835642
Ixiasoft
6.1.5.1. GPIO Intel® FPGA IPのデータパス
図 33. シングルエンドGPIOの上位レベルの図
データパス | レジスターモード | |||
---|---|---|---|---|
バイパス | シンプルレジスター | DDR I/O | ||
フルレート | ハーフレート | |||
入力 | データはすべてのダブル・データ・レートI/O (DDIO) をバイパスして、遅延エレメントからコアへ送信されます。 | フルレートDDIOは、ハーフレートDDIOをバイパスして、シンプルレジスターとして動作します。Fitterは、エリアとタイミングのトレードオフに応じて、I/O内にレジスターをパックするか、またはコア内にレジスターを実装するかを選択します。 | フルレートDDIOは、ハーフレートDDIOをバイパスして、通常のDDIOとして動作します。 | フルレートDDIOは、通常のDDIOとして動作します。ハーフレートDDIO は、フルレートデータをハーフレート・データに変換します。 |
出力 | データはすべてのDDIOをバイパスして、コアから遅延エレメントに直接送信されます。 | フルレートDDIOは、ハーフレートDDIOをバイパスして、シンプルレジスターとして動作します。Fitterは、エリアとタイミングのトレードオフに応じて、I/O内にレジスターをパックするか、またはコア内にレジスターを実装するかを選択します。 | フルレートDDIOは、ハーフレートDDIOをバイパスして、通常のDDIOとして動作します。 | フルレートDDIOは、通常のDDIOとして動作します。ハーフレートDDIOは、フルレートデータをハーフレート・データに変換します。 |
双方向 | 出力バッファーは、出力ピンと入力バッファーの両方を駆動します。 | フルレートDDIOは、シンプルレジスターとして動作します。出力バッファーは、出力ピンと入力バッファーの両方を駆動します。 | フルレートDDIOは、通常のDDIOとして動作します。出力バッファーは、出力ピンと入力バッファーの両方を駆動します。入力バッファーは、3つのフリップフロップのセットを駆動します。 | フルレートDDIOは、通常のDDIOとして動作します。ハーフレートDDIO は、フルレートデータをハーフレートに変換します。出力バッファーは、出力ピンと入力バッファーの両方を駆動します。入力バッファーは、3つのフリップフロップのセットを駆動します。 |
非同期クリアとプリセット信号を使用する場合、すべてのDDIOは同じ信号を共有します。
ハーフレートDDIOとフルレートDDIOは、別々のクロックに接続します。ハーフレートDDIOとフルレートDDIOを使用すると、フルレートのクロックは2倍のハーフレート周波数で動作する必要があります。異なる位相関係を使用して、タイミング要件を満たすことができます。