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2.5.1. VREFソースと VREF ピン
2.5.2. VCCIO_PIO電圧に基づくI/O規格の実装
2.5.3. OCTキャリブレーション・ブロック要件
2.5.4. I/Oピンの配置要件
2.5.5. I/O規格の選択とI/Oバンク供給の互換性チェック
2.5.6. 同時スイッチング・ノイズ
2.5.7. 特別なピンの要件
2.5.8. 外部メモリー・インターフェイスのピン配置要件
2.5.9. HPS共有I/Oの要件
2.5.10. クロッキング要件
2.5.11. HPS共有I/Oの要件
2.5.12. 未使用ピン
2.5.13. 未使用のGPIOバンクの電圧設定
2.5.14. 電源シーケンス中のGPIOピン
2.5.15. GPIO入力ピンのドライブ強度の要件
2.5.16. 最大DC電流制限
2.5.17. 1.2 V I/Oインターフェイスの電圧レベルの互換性
2.5.18. Avalon® Streamingインターフェイス・コンフィグレーション・スキームのGPIOピン
2.5.19. I/Oレーンあたりの最大真の差動信号のレシーバーペア
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7.2. プログラマブル・ディエンファシス
長い伝送パスでの信号劣化を補正するために、プログラマブル・ディエンファシス機能を使用して信号振幅を変更できます。
項目 | 説明 |
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可用性 | 次の条件で、外部メモリー・インターフェイスの実装に使用できます。
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実装 | 2タップのディエンファシスの実装は、
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動作 | オンにすると、この機能は次のインターフェイス・クロック周波数範囲でI/O信号の高さを減衰させます。これが発生するのは、シンボルが指定された期間よりも長い場合です。
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タイプ |
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推奨事項 |
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図 53. ディエンファシス・オフ: SSTLおよびHSTL I/O規格の信号減衰
図 54. 一定のインピーダンスのディエンファシス: SSTLおよびHSTL I/O規格の信号減衰
図 55. 低消費電力ディエンファシス: SSTLおよびHSTL I/O規格の信号減衰
図 56. ディエンファシス・オフ: POD12 I/O規格の信号減衰
図 57. 低消費電力ディエンファシス: POD12 I/O規格の信号減衰