Altera SoCエンベデッド・デザイン・スイート（EDS）ユーザ・ガイド

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ID 683187
日付 2/17/2016
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ドキュメント目次
ドキュメント目次 x
1. SoCエンベデッド・デザイン・スイートの概要 2. Altera SoCエンベデッド開発スイートのインストール 3. ライセンス 4. エンベデッド・コマンド・シェル 5. スタート・ガイド 6. ARM DS-5 AE 7. ブート・ツール・ユーザガイド 8. ハードウェア・ライブラリ 9. HPSフラッシュ・プログラマ・ユーザーガイド 10. ベアメタル・コンパイラ 11. SDカード・ブート・ユーティリティ 12. Linuxソフトウェア開発ツール 13. サポートとフィードバックについて
1. SoCエンベデッド・デザイン・スイートの概要 x
1.1. 概要 1.2. ハードウェア開発およびソフトウェア開発の役割 1.3. ハードウェア – ソフトウェアの開発フロー 1.4. 改訂履歴：SoCエンベデッド・デザイン・スイートの概要
1.1. 概要 x
1.1.1. Linuxデバイス・ツリー・バイナリ
1.2. ハードウェア開発およびソフトウェア開発の役割 x
1.2.1. ハードウェア・エンジニア 1.2.2. ベアメタル開発者およびRTOS開発者 1.2.3. Linuxカーネル開発者およびドライバ開発者 1.2.4. Linuxアプリケーション開発者
2. Altera SoCエンベデッド開発スイートのインストール x
2.1. インストール・フォルダ 2.2. SoC EDSのインストール 2.3. ARM DS-5 Altera Editionツールキットのインストール 2.4. 改訂履歴：Altera SoCエンベデッド開発スイートのインストール
3. ライセンス x
3.1. ライセンスの取得 3.2. ライセンスのアクティベーション 3.3. 改訂履歴：SoCエンベデッド・デザイン・スイートのライセンス
4. エンベデッド・コマンド・シェル x
4.1. 改訂履歴：エンベデッド・コマンド・シェル
5. スタート・ガイド x
5.1. 改訂履歴：スタート・ガイド
6. ARM DS-5 AE x
6.1. Eclipse ARM DS-5 AEの起動 6.2. ベアメタル・プロジェクトの管理 6.3. デバッグ 6.4. 改訂履歴：ARM DS-5 AE
6.2. ベアメタル・プロジェクトの管理 x
6.2.1. makefileを使用するベアメタル・プロジェクトの管理 6.2.2. GCCベースのベアメタル・プロジェクト管理 6.2.3. ARMコンパイラのベアメタル・プロジェクト管理
6.2.2. GCCベースのベアメタル・プロジェクト管理 x
6.2.2.1. プロジェクトの作成 6.2.2.2. ビルドの設定
6.2.3. ARMコンパイラのベアメタル・プロジェクト管理 x
6.2.3.1. プロジェクトの作成 6.2.3.2. リンカ・スクリプト 6.2.3.3. ビルドの設定
6.3. デバッグ x
6.3.1. デバッグ・コンフィギュレーションへのアクセス 6.3.2. 新しいデバッグ・コンフィギュレーションの作成 6.3.3. デバッグ・コンフィギュレーション・オプション 6.3.4. DTSLオプション
6.3.3. デバッグ・コンフィギュレーション・オプション x
6.3.3.1. Connectionオプション 6.3.3.2. Fileオプション 6.3.3.3. Debuggerオプション 6.3.3.4. RTOS Awareness 6.3.3.5. Arguments 6.3.3.6. Environment
6.3.4. DTSLオプション x
6.3.4.1. Cross Triggerの設定 6.3.4.2. Trace Captureの設定 6.3.4.3. Cortex-A9の設定 6.3.4.4. STMの設定 6.3.4.5. ETRの設定 6.3.4.6. ETFの設定
7. ブート・ツール・ユーザガイド x
7.1. 概要 7.2. Second Stage Bootloaderサポート・パッケージ・ジェネレータ 7.3. Second Stage Bootloaderイメージ・ツール（mkpimage） 7.4. U-Bootイメージ・ツール（mkimage） 7.5. Second Stageブートローダのビルド方法 7.6. 改訂履歴：ブート・ツール・ユーザガイド
7.2. Second Stage Bootloaderサポート・パッケージ・ジェネレータ x
7.2.1. BSPの生成フロー 7.2.2. BSPジェネレータのGUI 7.2.3. BSPジェネレータのコマンドライン・インタフェース 7.2.4. BSPファイルおよびBSPフォルダ 7.2.5. BSPの設定
7.2.1. BSPの生成フロー x
7.2.1.1. Cyclone VおよびArria Vのフロー 7.2.1.2. Arria 10のフロー
7.2.2. BSPジェネレータのGUI x
7.2.2.1. .tclスクリプトを使用する場合
7.2.3. BSPジェネレータのコマンドライン・インタフェース x
7.2.3.1. bsp-create-settings 7.2.3.2. bsp-update-settings 7.2.3.3. bsp-query-settings 7.2.3.4. bsp-generate-files
7.2.5. BSPの設定 x
7.2.5.1. Cyclone VおよびArria VのBSP設定 7.2.5.2. Arria 10のBSP設定
7.2.5.2. Arria 10のBSP設定 x
7.2.5.2.1. Arria 10の主要なBSP設定グループ 7.2.5.2.2. Arria 10ブートローダMPU FirewallのBSP設定グループ 7.2.5.2.3. Arria 10ブートローダL3 FirewallのBSP設定グループ 7.2.5.2.4. Arria 10ブートローダF2S FirewallのBSP設定グループ
7.3. Second Stage Bootloaderイメージ・ツール（mkpimage） x
7.3.1. mkpimageツールの動作 7.3.2. ヘッダ・ファイルのフォーマット 7.3.3. ツールの使用 7.3.4. 出力イメージのレイアウト
7.3.4. 出力イメージのレイアウト x
7.3.4.1. ベース・アドレス 7.3.4.2. サイズ 7.3.4.3. アドレス・アラインメント 7.3.4.4. パディング
7.3.4.3. アドレス・アラインメント x
7.3.4.3.1. NANDフラッシュ 7.3.4.3.2. シリアルNORフラッシュ 7.3.4.3.3. SD/MMC
7.4. U-Bootイメージ・ツール（mkimage） x
7.4.1. ツール・オプション 7.4.2. 使用例
7.5. Second Stageブートローダのビルド方法 x
7.5.1. Cyclone VおよびArria Vのプリローダのビルド方法 7.5.2. Arria 10ブートローダのビルド方法
8. ハードウェア・ライブラリ x
8.1. 各機能の説明 8.2. ハードウェア・ライブラリ参考資料 8.3. システム・メモリ・マップ 8.4. 改訂履歴：ハードウェア・ライブラリ
8.1. 各機能の説明 x
8.1.1. SoC抽象化レイヤ（SoCAL） 8.1.2. ハードウェア・マネージャ（HW Manager）
9. HPSフラッシュ・プログラマ・ユーザーガイド x
9.1. HPSフラッシュ・プログラマのコマンドライン・ユーティリティ 9.2. HPSフラッシュ・プログラマの動作 9.3. コマンドラインからフラッシュ・プログラマを使用する 9.4. サポートされているメモリ・デバイス 9.5. 改訂履歴：HPSフラッシュ・プログラマ・ユーザーガイド
9.3. コマンドラインからフラッシュ・プログラマを使用する x
9.3.1. HPSフラッシュ・プログラマ 9.3.2. HPSフラッシュ・プログラマのコマンドラインの例
10. ベアメタル・コンパイラ x
10.1. 改訂履歴：ベアメタル・コンパイラ
11. SDカード・ブート・ユーティリティ x
11.1. 使用状況シナリオ 11.2. ツール・オプション 11.3. 改訂履歴：SDカード・ブート・ユーティリティ
12. Linuxソフトウェア開発ツール x
12.1. Linuxコンパイラ 12.2. Linuxデバイス・ツリー・ジェネレータ 12.3. 改訂履歴：Linuxソフトウェア開発ツール
13. サポートとフィードバックについて x
13.1. 改訂履歴：サポートとフィードバックについて
1. SoCエンベデッド・デザイン・スイートの概要
2. Altera SoCエンベデッド開発スイートのインストール
3. ライセンス
4. エンベデッド・コマンド・シェル
5. スタート・ガイド
6. ARM DS-5 AE
7. ブート・ツール・ユーザガイド
8. ハードウェア・ライブラリ
9. HPSフラッシュ・プログラマ・ユーザーガイド
10. ベアメタル・コンパイラ
11. SDカード・ブート・ユーティリティ
12. Linuxソフトウェア開発ツール
13. サポートとフィードバックについて

7.2.5.1. Cyclone VおよびArria VのBSP設定

表 6.  Cyclone VおよびArria VのBSP設定
BSP設定 タイプ デフォルト値 説明
spl.PRELOADER_TGZ

String

 "<SoC EDS installation directory>/host_tools/altera/preloader/uboot-socfpga.tar.gz"

この設定は、プリローダ・ソース・ファイルを含むアーカイブ・ファイルへのパスを指定します。
spl.CROSS_COMPILE

String

 "arm-altera-eabi-"

この設定は、使用するクロス・コンパイル・ツール・チェインを指定します。
spl.boot.BOOT_FROM_QSPI

Boolean

False

後続のブート・イメージへのソースを選択します。一度にアクティブにできるソースは1つだけであることに注意してください。bsp-create-settingsあるいはbsp-update-settingsを使用している場合、別のブート・オプションをオンにするには、現在オンであるブート・オプションをオフにする必要があります。

spl.boot.BOOT_FROM_SDMMC

Boolean

True
spl.boot.BOOT_FROM_RAM

Boolean

False
spl.boot.BOOT_FROM_NAND

Boolean

False
spl.boot.QSPI_NEXT_BOOT_IMAGE

Hexadecimal

0x60000

この設定は、QSPIの後続のブート・イメージの箇所を指定します。
spl.boot.SDMMC_NEXT_BOOT_IMAGE

Hexadecimal

0x40000

この設定は、SD/MMCの後続のブート・イメージの箇所を指定します。
spl.boot.NAND_NEXT_BOOT_IMAGE

Hexadecimal

0xC0000

この設定は、NANDの後続のブート・イメージの箇所を指定します。
spl.boot.FAT_SUPPORT

Boolean

False

SD/MMCからブートしている場合、FATパーティション・サポートをイネーブルします。
spl.boot.FAT_BOOT_PARTITION

DecimalNumber

1

FATパーティション・サポートがイネーブルされている場合、この設定はブート・イメージが配置されているFATパーティションを指定します。
spl.boot.FAT_LOAD_PAYLOAD_NAME

String

 "u-boot.img"

FATパーティション・サポートがイネーブルされている場合、この設定は使用するブート・イメージのファイル名を指定します。
spl.boot.WATCHDOG_ENABLE

Boolean

True

この設定は、プリローダ実行フェーズ中にウォッチドッグをイネーブルします。ウォッチドッグは、プリローダ終了後もイネーブル状態を維持します。
spl.boot.CHECKSUM_NEXT_IMAGE

Boolean

True

この設定により、プリローダが後続のブート・イメージ・ヘッダ情報のチェックサムを検証することが可能になります。
spl.boot.EXE_ON_FPGA

Boolean

False

この設定は、FPGA上のプリローダを実行します。プリローダがFPGAからブートするようコンフィギュレーションされている場合、spl.boot.EXE_ON_FPGAを選択してください。

spl.boot.STATE_REG_ENABLE

Boolean

True

この設定により、プリローダ終了時にシステム・マネージャ内でINITSWSTATEレジスタにmagic valueをライトすることが可能になります。これは、プリローダがもつブートROMが正常に実行したことを意味します。

spl.boot.BOOTROM_HANDSHAKE_CFGIO

Boolean

True

この設定により、IOCSRおよびピンのマルチプレクス化をコンフィギュレーションする際、ブートROMを使用したハンドシェイクが可能となります。spl.boot.BOOTROM_HANDSHAKE_ CFGIOがイネーブルされており、プリローダがIOCSRおよびピンのマルチプレクス化をコンフィギュレーションする際にウォーム・リセットが発生する場合、ブートROMはIOCSRおよびピンのマルチプレクス化を再度リコンフィギュレーションします。このオプションはデフォルトでイネーブルされています。

spl.boot.WARMRST_SKIP_CFGIO

Boolean

True

この設定によりは、プリローダがウォーム・リセット中にIOCSRおよびピンのマルチプレクス化を省略することが可能となります。spl.boot.WARMRST_SKIP_CFGIOは、ブートROMがIOCSRとピンのマルチプレクサ化のコンフィギュレーションを省略した場合にのみ適用可能です。

spl.boot.SDRAM_INITIALIZATION

Boolean

False

ECCビットを初期化するためにSDRAMを初期化します。
spl.boot.SDRAM_ECC_INIT_BOOT_REGION_START

Hexadecimal

0x1000000

初期化されるSDRAM内のメモリ領域の開始アドレスです。
spl.boot.SDRAM_ECC_INIT_BOOT_REGION_END

Hexadecimal

0x2000000

初期化されるSDRAM内のメモリ領域の終了アドレスです。
spl.boot.SDRAM_ECC_INIT_REMAIN_REGION

Boolean

True

フラッシュがイメージをロードするためにアクセスする間、残りのSDRAMを初期化します。
spl.debug.DEBUG_MEMORY_WRITE

Boolean

False

この設定により、プリローダがデバッグに向けてメモリにデバッグ情報をライトすることが可能となります。この設定はUARTが利用可能でない場合に有用です。アドレスは、spl.debug.DEBUG_ MEMORY_ADDRで指定されます。

spl.debug.SEMIHOSTING

Boolean

False

この設定は、デバッガ・ツールとの使用に向けてプリローダのsemihostingサポートをイネーブルします。 spl.debug.SEMIHOSTINGは、UARTが利用可能でない場合に有用です。

spl.debug.SKIP_SDRAM

Boolean

False

この設定がイネーブルされている場合、プリローダはSDRAMの初期化とキャリブレーションを省略します。
spl.performance.SERIAL_SUPPORT

Boolean

True

この設定によりUARTプリントアウト・サポートがイネーブルとなり、ランタイム時にデバッグ情報を持つprintf()を呼び出すプリローダ・コードがイネーブルされます。printf()からのstdout出力はUARTに向けられます。このデバッグ情報は、UARTで指定したペリフェラルにターミナル・プログラムを接続することで表示することが可能です。
spl.reset_assert.DMA

Boolean

False

イネーブルされると、この設定は対応するペリフェラルを強制的にリセットで保持させます。このようなコンポーネントからデバッガがレジスタをリードしないことを確認する必要があります。
spl.reset_assert.GPIO0

Boolean

False
spl.reset_assert.GPIO1

Boolean

False
spl.reset_assert.GPIO2

Boolean

False
spl.reset_assert.L4WD1

Boolean

False
spl.reset_assert.OSC1TIMER1

Boolean

False
spl.reset_assert.SDR

Boolean

False
spl.reset_assert.SPTIMER0

Boolean

False
spl.reset_assert.SPTIMER1

Boolean

False
spl.warm_reset_handshake.FPGA

Boolean

True

この設定により、リセット・マネージャがウォーム・リセットをアサートする前にFPGAでハンドシェイクを実行することが可能となります。
spl.warm_reset_handshake.ETR

Boolean

True

この設定により、リセット・マネージャがエンベデッド・トレース・ルータ （ETR）によりAdvanced eXtensible Interface （AXI）マスタをストールさせ、ETRがL3インタコネクトあるいはETRのデバッグ・リセットをアサートする前に未処理のAXIトランザクションを完了するまで待機するようリクエストすることが可能となります。
spl.warm_reset_handshake.SDRAM

Boolean

False
このオプションにより、SDRAMの内容をウォーム・リセットで保存することが可能となります。
注: このオプションを使用する場合、SDRAMコントローラはウォーム・リセットから戻る際、完全には再度初期化されません。このことは、SDRAMコントローラの不成功の結果としてウォッチドッグによりウォーム・リセットが生成される際、問題となることがあります。
注: また、SDRAM PLLもこのオプションがイネーブルされている場合、再度初期化されることはなく、システムはウォーム・リセットから抜けます。
spl.boot.FPGA_MAX_SIZE

Hexadecimal

0x10000

この設定は、FPGA内に収まるコード（.textと.rodata）の最大サイズを指定します。指定のサイズよりもビルドされたコードが大きい場合、ビルド・エラーがトリガされます。

spl.boot.FPGA_DATA_BASE

Hexadecimal

0xFFFF0000

この設定は、FPGAの実行がイネーブルされている場合、データ領域（.data、.bss、heap、およびstack）の箇所を指定します。

spl.boot.FPGA_DATA_MAX_SIZE

Hexadecimal

0x10000

この設定は、FPGA内に収まるデータ（.data、.bss、heap、およびstack）の最大サイズを指定します。指定のサイズよりもビルドされたコードが大きい場合、ビルド・エラーがトリガされます。

spl.debug.DEBUG_MEMORY_ADDR

Hexadecimal

0xFFFFFD00

この設定は、spl.debug.DEBUG_MEMORY_ WRITE設定でイネーブルされたプリローダのデバッグ情報を格納するベース・アドレスを指定します。

spl.debug.DEBUG_MEMORY_SIZE

Hexadecimal

0x200

この設定は、プリローダのデバッグ情報の格納に使用される最大サイズを指定します。
spl.debug.DEBUG_MEMORY_ADDR

Hexadecimal

0xFFFFFD00

この設定は、spl.debug.DEBUG_MEMORY_ WRITE設定でイネーブルされたプリローダのデバッグ情報を格納するベース・アドレスを指定します。

spl.debug.HARDWARE_DIAGNOSTIC

Boolean

False

ハードウェア診断サポートをイネーブルします。この設定をイネーブルするには、最低1GBのメモリが必要です。メモリが1GBを下回る場合、ハードウェア診断は正常には実行されません。
spl.boot.RAMBOOT_PLLRESET

Boolean

True
CSEL = 00の際、ウォーム・リセットでRAM Boot PLLリセット・コードを実行します。CSEL = 00を使用している場合にウォーム・リセット機能を修正するには、このオプションをイネーブルする必要があります。このオプションがイネーブルされている場合、OCRAMの上部4 KBは予約されます。ユーザ・ソフトウェアで修正しないでください。
注: この機能をCSEL != 00でイネーブルしても、影響を受けるコードがこれをチェックするため、何ら影響はありません。
レベル 2 の表題