5.1.1. UniPHYパラメータ—PHY設定

MAX 10外部メモリ・インタフェース・ユーザーガイド

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ID 683087

日付 2/21/2017

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5.1.1. UniPHYパラメータ—PHY設定

PHY設定には、General Settings、Clocks、Advanced PHY Settingsの3グループのオプションがあります。

表 10. PHY設定－一般的な設定
パラメータ	説明
スピード･グレード	生成されたタイミング制約およびタイミング・レポートに影響を与える、ターゲットとするFPGAデバイスのスピード・グレードを指定します。注: MAX 10デバイスの場合、DDR3およびLPDDR2がスピード・グレード –6でのみサポートされており、DDR2はスピード・グレード–6および–7でサポートされています。
Generate PHY only	このオプションをオンにすると、メモリ・コントローラを持たないUniPHYIPコアが生成されます。このオプションをオンにすると、AFIインタフェースがエクスポートされるので、独自のメモリ・コントローラが簡単に接続できるようになります。

表 11. PHY設定－クロック
パラメータ	説明
Memory clock frequency	メモリ・デバイスを駆動するクロックの周波数で、小数点以下4桁までの精度を使用します。ターゲット・メモリ・コンフィギュレーションのサポートされる最大周波数を取得するには、www.altera.comの「External Memory Spec Estimator」ページを参照してください。
Achieved memory clock frequency	外部メモリ・インタフェース（メモリ・クロック）をドライブするためにPLLが生成する実際の周波数です。
PLL reference clock frequency	PLLを供給する入力クロックの周波数で、小数点以下4桁までの精度を使用します。
Rate on Avalon-MM interface	Avalon-MMインタフェース上のデータ・バスの幅です。 MAX® 10はHalfレートのみをサポートするため、4×のメモリ・データ幅となります。
Achieved local clock frequency	メモリ・コントローラ（AFIクロック）のローカル・インタフェースをドライブするためにPLLが生成する実際の周波数です。

表 12. DDR3 SDRAM PHY設定－PHYの高度な設定
パラメータ	説明
Supply voltage	メモリの電源電圧とサブファミリ・タイプです。このオプションは、DDR3 SDRAMでのみ使用できます。
I/O standard	I/O規格電圧です。デザインのメモリ規格に応じて、I/O規格を設定します。
Reconfigurable PLL location	UniPHYIPコア・メモリ・インタフェースで使用されるPLLを実行時にリコンフィギュレーションが可能となるように設定する場合、そのPLLの位置を指定する必要があります。このアサインメントは、指定された側にのみ配置できるPLLを生成します。