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2.1. MAX® 10外部メモリー・インターフェイスのI/Oバンク
2.2. MAX® 10 DQ/DQSグループ
2.3. MAX® 10 外部メモリ・インタフェースの最大幅
2.4. MAX 10メモリ・コントローラ
2.5. MAX® 10外部メモリ・リード・データパス
2.6. MAX® 10 外部メモリ・ライト・データパス
2.7. MAX® 10アドレス/コマンド・パス
2.8. MAX® 10PHYクロック(PHYCLK)ネットワーク
2.9. VTトラッキングの位相検出器
2.10. オンチップ直列終端
2.11. フェーズ・ロック・ループ
2.12. MAX® 10の低消費電力機能
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3.2.2. LPPDDR2電源変動の制約
200 MHzをターゲットとするLPDDR2インタフェースに対しては、メモリ・デバイスのI/Oおよびコアへの供給電力の変動を±3%の範囲内抑えます。
- メモリI/Oの電源供給ピンは、VDDQです。
- メモリ・コアの電源供給ピンは、VDDです。