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2.1. MAX® 10外部メモリー・インターフェイスのI/Oバンク
2.2. MAX® 10 DQ/DQSグループ
2.3. MAX® 10 外部メモリ・インタフェースの最大幅
2.4. MAX 10メモリ・コントローラ
2.5. MAX® 10外部メモリ・リード・データパス
2.6. MAX® 10 外部メモリ・ライト・データパス
2.7. MAX® 10アドレス/コマンド・パス
2.8. MAX® 10PHYクロック(PHYCLK)ネットワーク
2.9. VTトラッキングの位相検出器
2.10. オンチップ直列終端
2.11. フェーズ・ロック・ループ
2.12. MAX® 10の低消費電力機能
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3.4. ガイドライン: DDR2、DDR3、およびLPDDR2に対する MAX® 10のボードデザイン要件
- DDR2、DDR3、およびLPDDR2インターフェイスの場合は、ピン間の最大ボードスキューを40ps未満にする必要があります。このガイドラインは、すべてのピン (アドレス、コマンド、クロック、およびデータ) に適用されます。
- ボードのビアからの不要なインダクタンスを最小限に抑えるために、Intelでは、VCCIOバンクのPCBビアの深さを49.5mil未満に維持することを推奨しています。
- DDR3インターフェイスを実装しているデバイスでは、DQ、DQS、およびアドレス信号にオンボードの終端が必要です。Intelでは、80Ωの終端抵抗値をVTTに使用することを推奨しています。
- DQ、アドレス、およびコマンドピンでは、PCBのトレース配線長をDDR3の場合は6インチ未満、LPDDR2の場合は3インチ未満にします。