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2.1. MAX® 10外部メモリー・インターフェイスのI/Oバンク
2.2. MAX® 10 DQ/DQSグループ
2.3. MAX® 10 外部メモリ・インタフェースの最大幅
2.4. MAX 10メモリ・コントローラ
2.5. MAX® 10外部メモリ・リード・データパス
2.6. MAX® 10 外部メモリ・ライト・データパス
2.7. MAX® 10アドレス/コマンド・パス
2.8. MAX® 10PHYクロック(PHYCLK)ネットワーク
2.9. VTトラッキングの位相検出器
2.10. オンチップ直列終端
2.11. フェーズ・ロック・ループ
2.12. MAX® 10の低消費電力機能
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2. MAX® 10外部メモリ・インタフェースのアーキテクチャと機能
MAX® 10デバイスの外部メモリ・インタフェース・アーキテクチャは、ソフトとハードIPで構成されています。
図 1. MAX® 10外部メモリ・インタフェース・システムの上位レベルの概要この図は、 MAX® 10デバイスにおける外部メモリ・インタフェース・システムの主要なビルディング・ブロックの上位レベルの概要を示しています。
- フル・レート・データ・キャプチャおよびライト・レジスタは、I/Oエレメント内のDDIOレジスタを使用します。
- PHYロジックはコア・ファブリックのソフト・ロジックとして実装されています。
- メモリ・コントローラは、ユーザー・ロジックと他の外部メモリ・インタフェース・システムとの間の中間です。 メモリ・コントローラIPは、ハーフ・レートで動作するソフト・メモリ・コントローラです。 また、Intelのサード・パーティのFPGAパートナーから独自のソフト・メモリ・コントローラまたはソフト・メモリ・コントローラIPを使用することもできます。
- 物理層(PHY)は、メモリ・コントローラと外部メモリDRAMデバイス間のブリッジとして機能します。