MAX 10外部メモリ・インタフェース・ユーザーガイド

ダウンロード PDF
ID 683087
日付 2/21/2017
Public
ドキュメント目次
ドキュメント目次 x
1. MAX® 10外部メモリ・インタフェースの概要 2. MAX® 10外部メモリ・インタフェースのアーキテクチャと機能 3. MAX® 10外部メモリ·インタフェースの設計上の考慮事項 4. MAX® 10外部メモリ・インタフェース実装ガイド 5. MAX® 10のUniPHY IPコア・リファレンス A. MAX 10 外部メモリ・インタフェース・ユーザーガイドのアーカイブ 7. MAX® 10外部メモリ・インタフェース・ユーザー・ガイドの追加情報
1. MAX® 10外部メモリ・インタフェースの概要 x
1.1. MAX® 10外部メモリ・インタフェースのサポートと性能
2. MAX® 10外部メモリ・インタフェースのアーキテクチャと機能 x
2.1. MAX® 10外部メモリー・インターフェイスのI/Oバンク 2.2. MAX® 10 DQ/DQSグループ 2.3. MAX® 10 外部メモリ・インタフェースの最大幅 2.4. MAX 10メモリ・コントローラ 2.5. MAX® 10外部メモリ・リード・データパス 2.6. MAX® 10 外部メモリ・ライト・データパス 2.7. MAX® 10アドレス/コマンド・パス 2.8. MAX® 10PHYクロック（PHYCLK）ネットワーク 2.9. VTトラッキングの位相検出器 2.10. オンチップ直列終端 2.11. フェーズ・ロック・ループ 2.12. MAX® 10の低消費電力機能
2.5. MAX® 10外部メモリ・リード・データパス x
2.5.1. DDR入力レジスタ
2.6. MAX® 10 外部メモリ・ライト・データパス x
2.6.1. DDR出力レジスタ
3. MAX® 10外部メモリ·インタフェースの設計上の考慮事項 x
3.1. MAX® 10のクロッキングおよびPLLデザイン検討事項 3.2. LPDDR2デザインの検討事項 3.3. ガイドライン： MAX® 10 DDR3、DDR2、およびLPDDR2における外部メモリ・インタフェースI/Oの制限 3.4. ガイドライン: DDR2、DDR3、およびLPDDR2に対する MAX® 10のボードデザイン要件 3.5. ガイドライン： MAX® 10のピン配置ファイルの読み方について
3.1. MAX® 10のクロッキングおよびPLLデザイン検討事項 x
3.1.1. DDR2/DDR3外部メモリ・インタフェース・ピン 3.1.2. MAX® 10デバイスで推奨されるDDR2/DDR3の終端方法
3.1.1. DDR2/DDR3外部メモリ・インタフェース・ピン x
3.1.1.1. MAX® 10データおよびデータ・クロック（ストローブ）ピン 3.1.1.2. データ・マスク・ピン 3.1.1.3. DDR2/DDR3誤り訂正コード・ピン 3.1.1.4. DDR2/DDR3のアドレス・ピンおよびコントロール/コマンド・ピン 3.1.1.5. メモリ・クロック・ピン
3.1.1.1. MAX® 10データおよびデータ・クロック（ストローブ）ピン x
3.1.1.1.1. DDR2/DDR3用の MAX® 10I/OバンクDQ/DQSのサポー​​ト
3.2. LPDDR2デザインの検討事項 x
3.2.1. LPDDR2外部メモリ・インタフェース・ピン 3.2.2. LPPDDR2電源変動の制約 3.2.3. MAX® 10デバイスで推奨されるLPDDR2の終端方法
3.2.1. LPDDR2外部メモリ・インタフェース・ピン x
3.2.1.1. MAX® 10データおよびデータ・クロック（ストローブ）ピン 3.2.1.2. データ・マスク・ピン 3.2.1.3. LPDDR2アドレス・ピンおよびコントロール/コマンド・ピン 3.2.1.4. メモリ・クロック・ピン
3.2.1.1. MAX® 10データおよびデータ・クロック（ストローブ）ピン x
3.2.1.1.1. LPDDR2用のI/OバンクのDQ/DQSサポート
4. MAX® 10外部メモリ・インタフェース実装ガイド x
4.1. UniPHY IPコア 4.2. LPDDR2外部メモリ・インタフェースの実装 4.3. DDR2およびDDR3外部メモリ・インタフェースの実装
4.2. LPDDR2外部メモリ・インタフェースの実装 x
4.2.1. サポートされているLPDDR2トポロジー
4.3. DDR2およびDDR3外部メモリ・インタフェースの実装 x
4.3.1. MAX® 10でサポートされているDDR2およびDDR3のトポロジー
5. MAX® 10のUniPHY IPコア・リファレンス x
5.1. MAX® 10のUniPHYパラメータ設定方法
5.1. MAX® 10のUniPHYパラメータ設定方法 x
5.1.1. UniPHYパラメータ—PHY設定 5.1.2. UniPHYパラメータ—メモリのパラメータ 5.1.3. UniPHYパラメータ—メモリのタイミング 5.1.4. UniPHYパラメータ－ボード設定 5.1.5. UniPHYパラメータ－コントローラの設定 5.1.6. UniPHYパラメータ－診断
7. MAX® 10外部メモリ・インタフェース・ユーザー・ガイドの追加情報 x
B.1. MAX® 10外部メモリ・インタフェース・ユーザー・ガイドの改訂履歴
1. MAX® 10外部メモリ・インタフェースの概要
2. MAX® 10外部メモリ・インタフェースのアーキテクチャと機能
3. MAX® 10外部メモリ·インタフェースの設計上の考慮事項
4. MAX® 10外部メモリ・インタフェース実装ガイド
5. MAX® 10のUniPHY IPコア・リファレンス
A. MAX 10 外部メモリ・インタフェース・ユーザーガイドのアーカイブ
7. MAX® 10外部メモリ・インタフェース・ユーザー・ガイドの追加情報

5.1.3. UniPHYパラメータ—メモリのタイミング

メモリ・ベンダのデータシートからメモリ・タイミングを適用するには、Memory Timingオプションを使用します。
表 17.  メモリ・タイミング各パラメータについては、メモリ・ベンダのデータ・シートを参照してください。
パラメータ 適用対象 説明 設定基準
tIS (base) DDR2、DDR3、LPDDR2

CKクロック立ち上がりまでのアドレスとコントロールのセットアップです。

 メモリのスピード・グレード
tIH (base) DDR2、DDR3、LPDDR2

CKクロック立ち上がり後のアドレスとコントロールのホールドです。

 メモリのスピード・グレード
tDS (base) DDR2、DDR3、LPDDR2

クロック（DQS）立ち上がりまでのデータ・セットアップです。

 メモリのスピード・グレード
tDH (base) DDR2、DDR3、LPDDR2

クロック（DQS）立ち上がり後のデータ・ホールドです。

 メモリのスピード・グレード
tDQSQ DDR2、DDR3、LPDDR2

DQS、DQS#からDQスキューまで、アクセスごと。

 メモリのスピード・グレード
tQHS DDR2、LPDDR2

DQS、DQS# （絶対時間値）からのDQ出力ホールド時間です。

 メモリのスピード・グレード
tQH DDR3

DQS、DQS# （tCKの割合）からのDQ出力ホールド時間。

 メモリのスピード・グレード
tDQSCK DDR2、DDR3

CK/CK#からのDQS出力アクセス時間です。

 メモリのスピード・グレード
tDQSCK (max) LPDDR2
tDQSCK Delta Short LPDDR2

160nsローリング・ウィンドウ内の連続したバースト・シーケンスの範囲内で任意の2つのtDQSCK測定値（バイト･レーン内）における絶対値の差です。

 メモリのスピード・グレード
tDQSCK Delta Medium LPDDR2

1.6µsローリング・ウィンドウ内の連続したバースト・シーケンスの範囲内で任意の2つのtDQSCK測定値（バイト･レーン内）における絶対値の差です。

 メモリのスピード・グレード
tDQSCK Delta Long LPDDR2

32msローリング・ウィンドウ内の連続したバースト・シーケンスの範囲内で任意の2つのtDQSCK測定値（バイト･レーン内）における絶対値の差です。

 メモリのスピード・グレード
tDQSS DDR2、DDR3、LPDDR2

DQSの最初のラッチング・エッジから関連するクロック・エッジまで（tCKの割合）。

 メモリのスピード・グレード
tDQSH DDR2、LPDDR2

DQS差動Highパルス幅（TCKのパーセンテージ）です。メモリによって受信されたDQS信号の最小High時間を指定します。

 メモリのスピード・グレード
tQSH DDR3
tDSH DDR2、DDR3、LPDDR2

CK（tCKの割合）からのDQS立ち下がりエッジ・ホールド時間。

 メモリのスピード・グレード
tDSS DDR2、DDR3、LPDDR2

DCセットアップ時間（tCKのパーセンテージ）へのDQS立ち下がりエッジです。

 メモリのスピード・グレード
tINIT DDR2、DDR3、LPDDR2

パワーアップ時のメモリ初期化時間です。

 メモリのスピード・グレード
tMRD DDR2、DDR3

ロード・モード・レジスタ・コマンド周期です。

 メモリのスピード・グレード
tMRW LPDDR2
tRAS DDR2、DDR3、LPDDR2

アクティブ-プリチャージ時間です。

 メモリのスピード・グレード
tRCD DDR2、DDR3、LPDDR2

アクティブからリードまたはライトへの時間です。

 メモリのスピード・グレード
tRP DDR2、DDR3、LPDDR2

プリチャージ・コマンドの持続時間です。

 メモリのスピード・グレード
tREFI DDR2、DDR3

リフレッシュ・コマンドの間隔です。

 メモリのスピード・グレードと温度範囲
tREFIab LPDDR2

リフレッシュ・コマンドの間隔（全バンク）です。

 メモリのスピード・グレード
tRFC DDR2、DDR3

オート・リフレッシュ・コマンドの間隔です。

 メモリ・デバイスの容量
tRFCab LPDDR2

オート・リフレッシュ・コマンドの間隔（全バンク）です。

 メモリ・デバイスの容量
tWR DDR2、DDR3、LPDDR2

ライト・リカバリ時間です。

 メモリのスピード・グレード
tWTR DDR2、DDR3、LPDDR2

ライトからリードへの周期です。

メモリ・クロック周波数に基づいて値を計算します。

 メモリのスピード・グレードとメモリのクロック周期
tFAW DDR2、DDR3、LPDDR2

4つのアクティブ・ウィンドウ時間です。

 メモリのスピード・グレードとページ・サイズ
tRRD DDR2、DDR3、LPDDR2

RASからRAS遅延時間までです。

メモリ・クロック周波数に基づいて値を計算します。

 メモリのスピード・グレード、ページ・サイズ、メモリ・クロック周波数
tRTP DDR2、DDR3、LPDDR2

リード-プリチャージ時間です。

メモリ・クロック周波数に基づいて値を計算します。

 メモリのスピード・グレードとメモリのクロック周期
レベル 2 の表題