5.1.4. UniPHYパラメータ－ボード設定

MAX 10外部メモリ・インタフェース・ユーザーガイド

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ID 683087

日付 2/21/2017

バージョン 16.1

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5.1.4. UniPHYパラメータ－ボード設定

これには、Setup and Hold Derating、Channel Signal Integrity、Board Skewsの3グループのオプションがあります。

表 18. ボード設定—セットアップとホールド・ディレーティング出力信号のスルー・レートは、メモリ・デバイスのセットアップとホールド時間、そしてライト・マージンに影響します。出力信号のスルー・レートを指定し、アドレス信号とコマンド信号の両方のセットアップとホールド時間、DQ信号への影響を確認することができます。あるいはセットアップとホールド時間を直接指定することも可能です。レイアウト前（ライン）およびレイアウト後（ボード）シミュレーションのPCB開発プロセス中に得られた情報を入力する必要があります。
パラメータ	説明
Derating method	ディレーティング方法。デフォルト設定は、Intel内部ボード・シミュレーション・データに基づいています。ボードの状態に応じて正確なタイミング解析を行うには、ボード・シミュレーションを実行し、Intelは Quartus® Primeソフトウェアでスルーレートを入力してディレイテッド・セットアップとホールド・タイムを自動的に計算するか、ディレイテッド・セットアップとホールド・タイムを直接入力することを推奨します。
CK/CK# slew rate (differential)	CK/CK#スルー・レート（差動）です。
Address/Command slew rate	アドレスおよびコマンドのスルー・レートです。
DQS/DQS# slew rate (Differential)	DQSおよびDQS#スルー・レート（差動）です。
DQ slew rate	DQスルー・レートです。
tIS	CKへのアドレスおよびコマンドのセットアップ時間です。
tIH	CKからのアドレスおよびコマンドのホールド時間です。
tDS	DQSへのデータ・セットアップ時間です。
tDH	DQSからのデータ・ホールド時間です。

表 19. ボード設定ーチャネル・シグナル・インテグリティチャンネル・シグナル・インテグリティとは、符号間干渉（ISI）、クロストークなどが原因で発生するアイの歪みを測る基準のことです。一般的に、シングル・ランクのコンフィギュレーションからマルチ・ランクのコンフィギュレーションになると、複数のスタブにより反射が発生し、通常はチャネル損失が増加します。 Quartus® Primeのタイミング・モデルは一定のチャネル不確実性を含んでいますが、独自にチャネル・シグナル・インテグリティのシミュレーションを実行したうえで、パラメータ・エディタにアイに関連するチャネル不確実性を別に入力する必要があります。
パラメータ	説明
Derating method	デフォルトIntel設定（特定のIntelボードを使用）を選択するか、特定のボードで得られたボードシミュレーション番号を手動で入力します。
Address and command eye reduction (setup)	ISIが存在しないケースと比較した場合の、アドレスおよびコマンド信号上に存在するISIが原因となるセットアップ側（またはアイの左側）のアイ・ダイアグラムの減少です。（シングル・ランクのデザインであれば、ISIは0でも問題ありませんが、マルチ・ランクのデザインにおいては正確なタイミング解析にはISIが必要となります。）
Address and command eye reduction (hold)	ISIが存在しないケースと比較した場合の、アドレスおよびコマンド信号上に存在するISIが原因となるホールド側（またはアイの右側）のアイ・ダイアグラムの減少です。
Write DQ eye reduction	ISIが存在しない場合と比較して、DQ信号上のISIに起因するアイ・ダイアグラムの全体的な減少です。IntelはISIが目の左右で対称的に目の幅を縮小すると仮定します。
Read DQ eye reduction
Write Delta DQS arrival time	ISIがない場合と比較して、DQSの到着時間の範囲の変動の増加です。 IntelはISIがDQSを左右左右対称にさらに変化させると仮定します。
Read Delta DQS arrival time

表 20. ボード設定ーボード・スキュー
PCBトレース間にはタイミング・マージンを減少することができるスキューを持たせることが可能です。さらには、異なるチップ・セレクト間にスキューを持たせることにより、複数のチップ・セレクト・トポロジーでタイミング・マージンをさらに減少させることが可能です。このセクションでは、これらのバリエーションを補償するためのパラメータの入力方法について解説します。

注: Intelはボードスキューを計算するのに役立つBoard Skew Parameter Toolを使用することを推奨します。詳細については、関連情報のセクションを参照してください。
パラメータ	説明
Maximum CK delay to DIMM/device	FPGAからメモリ・デバイスへのCKトレースの最大遅延は、次の式で表されます。ここで、`n`はメモリ・クロック数、`r`はデバイスのナンバー・ランクです。
Maximum DQS delay to DIMM/device	DIMMまたはFPGAと同じPCB上のいずれかにあるFPGAからメモリ・デバイスへのCKトレースの最大遅延は、次の式で表されます。 nはDQSの数、rはDIMM/デバイスのランクの数です。たとえば、デュアルランクDIMM実装において、各ランクのDIMMにDQSが2個ある場合、DQSの最大遅延は次の式で表されます。
Minimum delay difference between CK and DQS	すべてのDIMM/デバイスの中から同じDIMM/デバイスに到着する場合のCK信号と任意のDQS信号間における最小スキューあるいは最小の正のスキュー（または最大の負のスキュー）は、次の式で表されます。 nはメモリ・クロックの数、mはDQSの数、rはDIMM/デバイスのランクの数です。たとえば、デュアルランクDIMM実装において、各ランクDIMMに2組のメモリ・クロックと4つのDQS信号（各クロックに対し2つ）がある場合、CKとDQS間の最小遅延の差は次の式で表されます。このパラメータの値は、マルチランク・コンフィギュレーションでレベリングのあるDDR3インタフェースのライト・レベリング・マージンに影響を与えます。また、このパラメータの値はDQSがTimequest Report DDRで正のマージンでなければならない要件のあるいかなるランクの数の非レベリング・コンフィギュレーションにも適用されます。複数のボードの場合、いくつかの異なるボードに対して同じデザインを使用するのであれば、すべてのDIMMの中から同じDIMMに到着する際のCK信号と任意のDQS信号間の最小スキューは、次の式で表されます。
Maximum delay difference between CK and DQS	すべてのDIMM/デバイスの中から同じDIMM/デバイスに到着する場合のCK信号と任意のDQS信号間における最大スキューあるいは最小の負のスキュー（または最大の正のスキュー）は、次の式で表されます。 nはメモリ・クロックの数、mはDQSの数、rはDIMM/デバイスのランクの数です。たとえば、デュアルランクDIMM実装において、各ランクDIMMに2組のメモリ・クロックと4つのDQS信号（各クロックに対し2つ）がある場合、CKとDQS間の最大遅延の差は次の式で表されます。この値は、マルチランク・コンフィギュレーションにおいてレベリングのあるDDR3インタフェースのライト・レベリング・マージンに影響を与えます。また、このパラメータの値はDQSがTimequest Report DDRで正のマージンでなければならない要件のあるいかなるランクの数の非レベリング・コンフィギュレーションにも適用されます。複数のボードの場合、いくつかの異なるボードに対して同じデザインを使用するのであれば、すべてのDIMMの中から同じDIMMに到着する際のCK信号と任意のDQS信号間の最大スキュー（最大の正のスキュー）は、次の式で表されます。
Maximum skew within DQS group	1つのDQSグループ内のDQ信号とDM信号間における最大のスキューです。この値は全てのコンフィギュレーション（単一および複数のチップ・セレクト、DIMMあるいはコンポーネント）でDDR2およびDDR3 SDRAMインタフェースのリード・キャプチャとライト・マージンに影響します。複数のボードの場合、1つのDQSグループ内のDQ信号とDM信号間の最大スキューは、次の式で表されます。
Maximum skew between DQS groups	異なるDQSグループにおけるDQS信号間の最大のスキューです。この値はレベリングのないDDR2 SDRAMおよびディスクリート・デバイスDDR3 SDRAMなどのメモリ・インタフェースで両方の単一または複数のチップ・セレクトのコンフィギュレーションで再同期化マージンに影響します。ボードが複数ある場合、異なるボードに同じデザインを使用するのであれば、異なるDQSグループのDQS信号間の最大のスキューは、次の式で示されます。
Average delay difference between DQ and DQS	各DQ信号とDQS信号間での平均遅延の差で、最大と最小のDQ信号の遅延を平均した値からDQS遅延をマイナスすることで算出されます。DQとDQS間の平均遅延の差は、次の式で表されます。 `n`はDQSグループの数です。マルチランクおよび複数のCSコンフィギュレーションであれば、次の式を使用します。
Maximum skew within address and command bus	単一のボードのアドレスとコマンド信号の間の最大のスキューは、次式で示されます。複数のボードの場合、いくつかの異なるボードに対して同じデザインを使用するのであれば、アドレスとコマンド信号間の最大スキューは、次の式で表されます。
Average delay difference between address and command and CK	最長と最小のアドレスとコマンド信号遅延値を平均した値からCK信号の遅延をマイナスした値と等しくなります。値は正と負の両方をとることができます。正の値であれば、アドレスとコマンド信号がCK信号より長いことを表し、負であればアドレスとコマンド信号がCK信号より短いことを表します。各DQ信号とDQS信号間での平均遅延の差で、最大と最小のDQ信号の遅延を平均した値からDQS遅延をマイナスすることで算出されます。アドレスとコマンド信号とCK信号間の平均遅延の差は、次の式で表されます。 `n`はメモリクロックの個数です。マルチランクまたは複数のCSコンフィギュレーションの場合、次の式を使用します。 Quartus® Primeソフトウェアは、DDR2および DDR3 SDRAMインタフェースに対して適切なセットアップおよびホールド・マージンを確保するためにアドレスとコマンド信号の遅延を最適化する際にこのスキューを使用します。この値はボード・シミュレーションから取得します。複数のボードの場合、いくつかの異なるボードに対して同じデザインを使用するのであれば、アドレスおよびコマンドとCK間の平均遅延は次に式で表されます。