MAX 10外部メモリ・インタフェース・ユーザーガイド

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ID 683087
日付 2/21/2017
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ドキュメント目次
ドキュメント目次 x
1. MAX® 10外部メモリ・インタフェースの概要 2. MAX® 10外部メモリ・インタフェースのアーキテクチャと機能 3. MAX® 10外部メモリ·インタフェースの設計上の考慮事項 4. MAX® 10外部メモリ・インタフェース実装ガイド 5. MAX® 10のUniPHY IPコア・リファレンス A. MAX 10 外部メモリ・インタフェース・ユーザーガイドのアーカイブ 7. MAX® 10外部メモリ・インタフェース・ユーザー・ガイドの追加情報
1. MAX® 10外部メモリ・インタフェースの概要 x
1.1. MAX® 10外部メモリ・インタフェースのサポートと性能
2. MAX® 10外部メモリ・インタフェースのアーキテクチャと機能 x
2.1. MAX® 10外部メモリー・インターフェイスのI/Oバンク 2.2. MAX® 10 DQ/DQSグループ 2.3. MAX® 10 外部メモリ・インタフェースの最大幅 2.4. MAX 10メモリ・コントローラ 2.5. MAX® 10外部メモリ・リード・データパス 2.6. MAX® 10 外部メモリ・ライト・データパス 2.7. MAX® 10アドレス/コマンド・パス 2.8. MAX® 10PHYクロック（PHYCLK）ネットワーク 2.9. VTトラッキングの位相検出器 2.10. オンチップ直列終端 2.11. フェーズ・ロック・ループ 2.12. MAX® 10の低消費電力機能
2.5. MAX® 10外部メモリ・リード・データパス x
2.5.1. DDR入力レジスタ
2.6. MAX® 10 外部メモリ・ライト・データパス x
2.6.1. DDR出力レジスタ
3. MAX® 10外部メモリ·インタフェースの設計上の考慮事項 x
3.1. MAX® 10のクロッキングおよびPLLデザイン検討事項 3.2. LPDDR2デザインの検討事項 3.3. ガイドライン： MAX® 10 DDR3、DDR2、およびLPDDR2における外部メモリ・インタフェースI/Oの制限 3.4. ガイドライン: DDR2、DDR3、およびLPDDR2に対する MAX® 10のボードデザイン要件 3.5. ガイドライン： MAX® 10のピン配置ファイルの読み方について
3.1. MAX® 10のクロッキングおよびPLLデザイン検討事項 x
3.1.1. DDR2/DDR3外部メモリ・インタフェース・ピン 3.1.2. MAX® 10デバイスで推奨されるDDR2/DDR3の終端方法
3.1.1. DDR2/DDR3外部メモリ・インタフェース・ピン x
3.1.1.1. MAX® 10データおよびデータ・クロック（ストローブ）ピン 3.1.1.2. データ・マスク・ピン 3.1.1.3. DDR2/DDR3誤り訂正コード・ピン 3.1.1.4. DDR2/DDR3のアドレス・ピンおよびコントロール/コマンド・ピン 3.1.1.5. メモリ・クロック・ピン
3.1.1.1. MAX® 10データおよびデータ・クロック（ストローブ）ピン x
3.1.1.1.1. DDR2/DDR3用の MAX® 10I/OバンクDQ/DQSのサポー​​ト
3.2. LPDDR2デザインの検討事項 x
3.2.1. LPDDR2外部メモリ・インタフェース・ピン 3.2.2. LPPDDR2電源変動の制約 3.2.3. MAX® 10デバイスで推奨されるLPDDR2の終端方法
3.2.1. LPDDR2外部メモリ・インタフェース・ピン x
3.2.1.1. MAX® 10データおよびデータ・クロック（ストローブ）ピン 3.2.1.2. データ・マスク・ピン 3.2.1.3. LPDDR2アドレス・ピンおよびコントロール/コマンド・ピン 3.2.1.4. メモリ・クロック・ピン
3.2.1.1. MAX® 10データおよびデータ・クロック（ストローブ）ピン x
3.2.1.1.1. LPDDR2用のI/OバンクのDQ/DQSサポート
4. MAX® 10外部メモリ・インタフェース実装ガイド x
4.1. UniPHY IPコア 4.2. LPDDR2外部メモリ・インタフェースの実装 4.3. DDR2およびDDR3外部メモリ・インタフェースの実装
4.2. LPDDR2外部メモリ・インタフェースの実装 x
4.2.1. サポートされているLPDDR2トポロジー
4.3. DDR2およびDDR3外部メモリ・インタフェースの実装 x
4.3.1. MAX® 10でサポートされているDDR2およびDDR3のトポロジー
5. MAX® 10のUniPHY IPコア・リファレンス x
5.1. MAX® 10のUniPHYパラメータ設定方法
5.1. MAX® 10のUniPHYパラメータ設定方法 x
5.1.1. UniPHYパラメータ—PHY設定 5.1.2. UniPHYパラメータ—メモリのパラメータ 5.1.3. UniPHYパラメータ—メモリのタイミング 5.1.4. UniPHYパラメータ－ボード設定 5.1.5. UniPHYパラメータ－コントローラの設定 5.1.6. UniPHYパラメータ－診断
7. MAX® 10外部メモリ・インタフェース・ユーザー・ガイドの追加情報 x
B.1. MAX® 10外部メモリ・インタフェース・ユーザー・ガイドの改訂履歴
1. MAX® 10外部メモリ・インタフェースの概要
2. MAX® 10外部メモリ・インタフェースのアーキテクチャと機能
3. MAX® 10外部メモリ·インタフェースの設計上の考慮事項
4. MAX® 10外部メモリ・インタフェース実装ガイド
5. MAX® 10のUniPHY IPコア・リファレンス
A. MAX 10 外部メモリ・インタフェース・ユーザーガイドのアーカイブ
7. MAX® 10外部メモリ・インタフェース・ユーザー・ガイドの追加情報

3.1.2. MAX® 10デバイスで推奨されるDDR2/DDR3の終端方法

アドレス、コマンド、およびメモリ・クロック・ピンが複数の負荷に接続される複数のDDR2およびDDR3 SDRAMコンポーネントにインタフェースする場合、次の手順に従います。

  1. システムのシミュレーションを実行し、DQ/DQS、DM、アドレス、コマンド、およびクロック信号の新しいスルー・レートを取得します。
  2. シミュレーション結果に基づいて、DDR2あるいはDDR3 SDRAMデータシートからディレーティングtISとtIHの仕様を使用します。
  3. タイミング・ディレーティングにより、インタフェースがタイミング要件を満たさない場合、これらの信号の負荷を低減するために信号を複製することでタイミングを向上させます。
注: 次の表に示すClass IおよびClass II終端方法は、ドライブ強度であり物理的終端ではありません。
表 5.   MAX® 10DDR2コンポーネントの終端の推奨事項
信号の種類 SSTL 18 I/O規格 FPGAエンド・ディスクリート終端 メモリ・エンド終端 1 メモリI/O規格
DQ/DQS Class I 12 mA VTTディスクリートへの50Ω並列 ODT754 HALF5
DM Class I 12 mA — VTTディスクリートへの56Ω並列 —
アドレスおよびコマンド 最大ドライブ強度のClass I — —
クロック Class I 12 mA —
  • x1 = 差動100Ω6
  • x2 = 差動200 Ω7
—
表 6.   MAX® 10DDR3コンポーネントのボード終端の推奨事項 MAX® 10デバイスでは、DDR3コンポーネントに対しボード終端が必要となります。
I/O規格 RS OCT オンボード終端
FPGAエンド メモリ・エンド
SSTL 15 Class 1 50Ω（キャリブレーション無） 80 Ωレジスタ 40 Ωレジスタ
表 7.  DDR3とDDR2でサポートされている外部メモリ・インタフェースの終端方法
メモリ・インタフェース規格 I/O規格 RSOCT RUP、RDN (Ω)
DDR3 SSTL-15 25 25
34 34
40 40
50 50
DDR3L SSTL-135 34 34
40 40
DDR2 SSTL-18 25 25
50 50
関連情報
4 メモリ上のODT75 vs. ODT50は、オーバーシュート/アンダーシュート上昇を制限するため、アイ開口部を開く効果があります。
5 HALFは低減されたドライブ強度です。
6 x1はシングル・デバイスの負荷です。
7 x2は2デバイスの負荷です。
レベル 2 の表題