2.2. MAX® 10 DQ/DQSグループ

MAX 10外部メモリ・インタフェース・ユーザーガイド

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ID 683087

日付 2/21/2017

バージョン 16.1

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ドキュメント目次

ドキュメント目次 x

1. MAX® 10外部メモリ・インタフェースの概要 2. MAX® 10外部メモリ・インタフェースのアーキテクチャと機能 3. MAX® 10外部メモリ·インタフェースの設計上の考慮事項 4. MAX® 10外部メモリ・インタフェース実装ガイド 5. MAX® 10のUniPHY IPコア・リファレンス A. MAX 10 外部メモリ・インタフェース・ユーザーガイドのアーカイブ 7. MAX® 10外部メモリ・インタフェース・ユーザー・ガイドの追加情報

1. MAX® 10外部メモリ・インタフェースの概要 x

1.1. MAX® 10外部メモリ・インタフェースのサポートと性能

2. MAX® 10外部メモリ・インタフェースのアーキテクチャと機能 x

2.1. MAX® 10外部メモリー・インターフェイスのI/Oバンク 2.2. MAX® 10 DQ/DQSグループ 2.3. MAX® 10 外部メモリ・インタフェースの最大幅 2.4. MAX 10メモリ・コントローラ 2.5. MAX® 10外部メモリ・リード・データパス 2.6. MAX® 10 外部メモリ・ライト・データパス 2.7. MAX® 10アドレス/コマンド・パス 2.8. MAX® 10PHYクロック（PHYCLK）ネットワーク 2.9. VTトラッキングの位相検出器 2.10. オンチップ直列終端 2.11. フェーズ・ロック・ループ 2.12. MAX® 10の低消費電力機能

2.5. MAX® 10外部メモリ・リード・データパス x

2.5.1. DDR入力レジスタ

2.6. MAX® 10 外部メモリ・ライト・データパス x

2.6.1. DDR出力レジスタ

3. MAX® 10外部メモリ·インタフェースの設計上の考慮事項 x

3.1. MAX® 10のクロッキングおよびPLLデザイン検討事項 3.2. LPDDR2デザインの検討事項 3.3. ガイドライン： MAX® 10 DDR3、DDR2、およびLPDDR2における外部メモリ・インタフェースI/Oの制限 3.4. ガイドライン: DDR2、DDR3、およびLPDDR2に対する MAX® 10のボードデザイン要件 3.5. ガイドライン： MAX® 10のピン配置ファイルの読み方について

3.1. MAX® 10のクロッキングおよびPLLデザイン検討事項 x

3.1.1. DDR2/DDR3外部メモリ・インタフェース・ピン 3.1.2. MAX® 10デバイスで推奨されるDDR2/DDR3の終端方法

3.1.1. DDR2/DDR3外部メモリ・インタフェース・ピン x

3.1.1.1. MAX® 10データおよびデータ・クロック（ストローブ）ピン 3.1.1.2. データ・マスク・ピン 3.1.1.3. DDR2/DDR3誤り訂正コード・ピン 3.1.1.4. DDR2/DDR3のアドレス・ピンおよびコントロール/コマンド・ピン 3.1.1.5. メモリ・クロック・ピン

3.1.1.1. MAX® 10データおよびデータ・クロック（ストローブ）ピン x

3.1.1.1.1. DDR2/DDR3用の MAX® 10I/OバンクDQ/DQSのサポート

3.2. LPDDR2デザインの検討事項 x

3.2.1. LPDDR2外部メモリ・インタフェース・ピン 3.2.2. LPPDDR2電源変動の制約 3.2.3. MAX® 10デバイスで推奨されるLPDDR2の終端方法

3.2.1. LPDDR2外部メモリ・インタフェース・ピン x

3.2.1.1. MAX® 10データおよびデータ・クロック（ストローブ）ピン 3.2.1.2. データ・マスク・ピン 3.2.1.3. LPDDR2アドレス・ピンおよびコントロール/コマンド・ピン 3.2.1.4. メモリ・クロック・ピン

3.2.1.1. MAX® 10データおよびデータ・クロック（ストローブ）ピン x

3.2.1.1.1. LPDDR2用のI/OバンクのDQ/DQSサポート

4. MAX® 10外部メモリ・インタフェース実装ガイド x

4.1. UniPHY IPコア 4.2. LPDDR2外部メモリ・インタフェースの実装 4.3. DDR2およびDDR3外部メモリ・インタフェースの実装

4.2. LPDDR2外部メモリ・インタフェースの実装 x

4.2.1. サポートされているLPDDR2トポロジー

4.3. DDR2およびDDR3外部メモリ・インタフェースの実装 x

4.3.1. MAX® 10でサポートされているDDR2およびDDR3のトポロジー

5. MAX® 10のUniPHY IPコア・リファレンス x

5.1. MAX® 10のUniPHYパラメータ設定方法

5.1. MAX® 10のUniPHYパラメータ設定方法 x

5.1.1. UniPHYパラメータ—PHY設定 5.1.2. UniPHYパラメータ—メモリのパラメータ 5.1.3. UniPHYパラメータ—メモリのタイミング 5.1.4. UniPHYパラメータ－ボード設定 5.1.5. UniPHYパラメータ－コントローラの設定 5.1.6. UniPHYパラメータ－診断

7. MAX® 10外部メモリ・インタフェース・ユーザー・ガイドの追加情報 x

B.1. MAX® 10外部メモリ・インタフェース・ユーザー・ガイドの改訂履歴

1. MAX® 10外部メモリ・インタフェースの概要

1.1. MAX® 10外部メモリ・インタフェースのサポートと性能

2. MAX® 10外部メモリ・インタフェースのアーキテクチャと機能

2.1. MAX® 10外部メモリー・インターフェイスのI/Oバンク

2.2. MAX® 10 DQ/DQSグループ

2.3. MAX® 10 外部メモリ・インタフェースの最大幅

2.4. MAX 10メモリ・コントローラ

2.5. MAX® 10外部メモリ・リード・データパス

2.5.1. DDR入力レジスタ

2.6. MAX® 10 外部メモリ・ライト・データパス

2.6.1. DDR出力レジスタ

2.7. MAX® 10アドレス/コマンド・パス

2.8. MAX® 10PHYクロック（PHYCLK）ネットワーク

2.9. VTトラッキングの位相検出器

2.10. オンチップ直列終端

2.11. フェーズ・ロック・ループ

2.12. MAX® 10の低消費電力機能

3. MAX® 10外部メモリ·インタフェースの設計上の考慮事項

3.1. MAX® 10のクロッキングおよびPLLデザイン検討事項

3.1.1. DDR2/DDR3外部メモリ・インタフェース・ピン

3.1.1.1. MAX® 10データおよびデータ・クロック（ストローブ）ピン

3.1.1.1.1. DDR2/DDR3用の MAX® 10I/OバンクDQ/DQSのサポート

3.1.1.2. データ・マスク・ピン

3.1.1.3. DDR2/DDR3誤り訂正コード・ピン

3.1.1.4. DDR2/DDR3のアドレス・ピンおよびコントロール/コマンド・ピン

3.1.1.5. メモリ・クロック・ピン

3.1.2. MAX® 10デバイスで推奨されるDDR2/DDR3の終端方法

3.2. LPDDR2デザインの検討事項

3.2.1. LPDDR2外部メモリ・インタフェース・ピン

3.2.1.1. MAX® 10データおよびデータ・クロック（ストローブ）ピン

3.2.1.1.1. LPDDR2用のI/OバンクのDQ/DQSサポート

3.2.1.2. データ・マスク・ピン

3.2.1.3. LPDDR2アドレス・ピンおよびコントロール/コマンド・ピン

3.2.1.4. メモリ・クロック・ピン

3.2.2. LPPDDR2電源変動の制約

3.2.3. MAX® 10デバイスで推奨されるLPDDR2の終端方法

3.3. ガイドライン： MAX® 10 DDR3、DDR2、およびLPDDR2における外部メモリ・インタフェースI/Oの制限

3.4. ガイドライン: DDR2、DDR3、およびLPDDR2に対する MAX® 10のボードデザイン要件

3.5. ガイドライン： MAX® 10のピン配置ファイルの読み方について

4. MAX® 10外部メモリ・インタフェース実装ガイド

4.1. UniPHY IPコア

4.2. LPDDR2外部メモリ・インタフェースの実装

4.2.1. サポートされているLPDDR2トポロジー

4.3. DDR2およびDDR3外部メモリ・インタフェースの実装

4.3.1. MAX® 10でサポートされているDDR2およびDDR3のトポロジー

5. MAX® 10のUniPHY IPコア・リファレンス

5.1. MAX® 10のUniPHYパラメータ設定方法

5.1.1. UniPHYパラメータ—PHY設定

5.1.2. UniPHYパラメータ—メモリのパラメータ

5.1.3. UniPHYパラメータ—メモリのタイミング

5.1.4. UniPHYパラメータ－ボード設定

5.1.5. UniPHYパラメータ－コントローラの設定

5.1.6. UniPHYパラメータ－診断

A. MAX 10 外部メモリ・インタフェース・ユーザーガイドのアーカイブ

7. MAX® 10外部メモリ・インタフェース・ユーザー・ガイドの追加情報

B.1. MAX® 10外部メモリ・インタフェース・ユーザー・ガイドの改訂履歴