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2.1. MAX® 10外部メモリー・インターフェイスのI/Oバンク
2.2. MAX® 10 DQ/DQSグループ
2.3. MAX® 10 外部メモリ・インタフェースの最大幅
2.4. MAX 10メモリ・コントローラ
2.5. MAX® 10外部メモリ・リード・データパス
2.6. MAX® 10 外部メモリ・ライト・データパス
2.7. MAX® 10アドレス/コマンド・パス
2.8. MAX® 10PHYクロック(PHYCLK)ネットワーク
2.9. VTトラッキングの位相検出器
2.10. オンチップ直列終端
2.11. フェーズ・ロック・ループ
2.12. MAX® 10の低消費電力機能
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3.3. ガイドライン: MAX® 10 DDR3、DDR2、およびLPDDR2における外部メモリ・インタフェースI/Oの制限
特定の外部メモリ・インタフェース規格の実装に関して、利用可能なI/Oピンの数には制限があります。
- DDR2を実装する場合、I/Oバンク5および6で使用可能な残りのI/Oピンの25%を入力ピンとして割り当てることができます。
- DDR3またはLPDDR2を実装する場合、以下の表に記載されたI/Oピンは使用できません。残りのI/Oピンについては、通常のI/O動作に対してI/Oバンク5および6で使用可能なI/Oピンの75%だけを割り当てることができます。
デバイス | パッケージ | |||
---|---|---|---|---|
F256 | U324 | F484 | F672 | |
10M16 |
N16 P16 |
R15 P15 R18 P18 E16 D16 |
U21 U22 M21 L22 F21 F20 E19 F18 |
— |
10M25 |
N16 P16 |
— |
U21 U22 M21 L22 F21 F20 E19 F18 F17 E17 |
— |
10M40 10M50 |
N16 P16 |
— |
U21 U22 M21 L22 F21 F20 E19 F18 F17 E17 |
W23 W24 U25 U24 T24 R25 R24 P25 K23 K24 J23 H23 G23 F23 G21 G22 |