7.1. アルテラのソフトLVDS のパラメータ設定

MAX 10高速LVDS I/Oユーザーガイド

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日付 2/21/2017

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7.1. アルテラのソフトLVDS のパラメータ設定

General 、 PLL Settings 、 Receiver Settings 、 Transmitter Settings の 4 つのオプション・グループがあります。

表 11. アルテラのソフトLVDS のパラメータ - General
パラメータ	条件	許容値	説明
Power Supplyモード	—	Dual Supply Single Supply	ターゲット・デバイスがシングル電源デバイスであるかデュアル電源デバイスであるかを指定します。
Functional mode	—	RX TX	アルテラのソフトLVDS IPコアのFunctional modeを指定します。 RX—IPをLVDSレシーバに指定する TX—IPをLVDSトランスミッタに指定する
Number of channels	—	1–18	LVDS チャネル数を指定します。
SERDES factor	—	1、2、4、5、6、7、8、9、10	1 チャネルあたりのビット数を指定します。

表 12. アルテラのソフトLVDS のパラメータ - PLL Settings
パラメータ	条件	許容値	説明
Use external PLL	x1およびx2モードは対象外	On Off	アルテラのソフトLVDS IP コアが PLL を生成するのか、ユーザーが指定した PLL に接続するのかを指定します。
Data rate	—	デバイス・データシートを参照してください。	PLL からの出力データ・レートを指定します。PLL の乗算値は、 OUTPUT_DATA_RATE を INCLOCK_ PERIOD で割った値です。
Inclock frequency	—	Data rateによって異なります。	PLL への入力クロック周波数を MHz 単位で指定します。
Enable rx_locked port	General Functional mode = RX Use external PLL = Off	On Off	オンにすると`rx_locked`ポートをイネーブルします。
Enable tx_locked port	General Functional mode = TX Use external PLL = Off	On Off	オンにすると`tx_locked`ポートをイネーブルします。
Enable pll_areset port	常時オン	On Off	オンにした場合、内部PLLモードで`pll_areset`ポートをイネーブルします。外部PLLモードでは、`pll_areset`ポートは常にオンです。
Enable tx_data_reset port	General Functional mode = TX Use external PLL = On	On Off	オンにすると`tx_data_reset`ポートをイネーブルします。
Enable rx_data_reset port	General Functional mode = RX Use external PLL = On	On Off	オンにすると`rx_data_reset`ポートをイネーブルします。
Use common PLL(s) for receivers and transmitters	Use external PLL = Off	On Off	On—コンパイラが LVDS レシーバとトランスミッタに同じ PLL を使用することを指定します。 Off—コンパイラがLVDSレシーバとトランスミッタで異なるPLLを使用するように指定します。同じ入力クロック・ソース、デシリアライゼーション・ファクタ、`pll_areset`ソース、およびデータ・レートを使用する場合は、共通のPLLを使用することができます。
Enable self-reset on loss lock in PLL	Use external PLL = Off	On Off	オンにすると、ロックが外れた際にPLLがリセットされます。
Desired transmitter inclock phase shift	General Functional mode = TX Use external PLL = Off	Data rateによって異なります。	PLL がトランスミッタに対して使用する位相シフト・パラメータを指定します。
Desired receiver inclock phase shift	General Functional mode = RX Use external PLL = Off	Data rateによって異なります。	PLL がレシーバに対して使用する位相シフト・パラメータを指定します。

表 13. アルテラのソフトLVDS のパラメータ - Receiver Settings
パラメータ	条件	許容値	説明
Enable bitslip mode	General Functional mode = RX	On Off	オンにすると`rx_data_align`ポートをイネーブルします。
Enable independent bitslip controls for each channel	General Functional mode = RX	On Off	オンにすると`rx_channel_data_align`ポートをイネーブルします。 `rx_channel_data_align`は、エッジ・センシティブなビット・スリップ・コントロール信号です。データ再アライメント回路は、この信号の立ち上がりエッジごとに、ワード境界を 1 ビット分シフトします。最小パルス幅要件は、1 パラレル・クロック・サイクルです。
Enable rx_data_align_reset port	General Functional mode = RX Enable bitslip mode = On Enable independent bitslip controls for each channel = Off	On Off	オンにすると`rx_data_align_reset`ポートをイネーブルします。
Add extra register for rx_data_align port	General Functional mode = RX Enable bitslip mode = On	On Off	オンにすると`rx_data_align`ポートを一度レジスタに格納します。このオプションをオフにした場合は、レシーバを供給するロジックに`rx_data_align[]`ポートを事前にレジスタする必要があります。
Bitslip rollover value	General Functional mode = RX Enable bitslip mode = On	1–11	回路がシリアル・データのレイテンシを 0 に戻すまでのパルス数を指定します。
Use RAM buffer	—	On Off	オンにすると、アルテラのソフトLVDS IPコアは出力同期バッファをエンベデッド・メモリ・ブロックに実装します。この実装オプションは Use a multiplexer and synchronization register オプションより多くのロジックを使用しますが、正確なワード・アライメントを実現できます。
Use a multiplexer and synchronization register	—	On Off	オンにすると、アルテラのソフトLVDS IPコアは出力同期にバッファではなくマルチプレクサを実装します。
Use logic element based RAM	—	On Off	オンにすると、アルテラのソフトLVDS IPコアは出力同期バッファをロジック・エレメントに実装します。この実装オプションは Use a multiplexer and synchronization register オプションより多くのロジックを使用しますが、正確なワード・アライメントを実現できます。
Register outputs	General Functional mode = RX	On Off	オンの場合、`rx_out[]` ポートを登録します。このオプションをオフにした場合は、レシーバを供給するロジックに`rx_out[]`ポートを事前にレジスタする必要があります。

表 14. アルテラのソフトLVDS のパラメータ - Transmitter Settings
パラメータ	条件	許容値	説明
Enable 'tx_outclock' output port	General Functional mode = TX PLL Settings Use external PLL = Off	On Off	オンにすると`tx_outclock`ポートをイネーブルします。以下のパラメータ・コンフィギュレーションの場合を除き、すべての `tx_outclock` 信号はシフト・レジスタ・ロジックを通過します。 `outclock_divide_by` 信号が 1 の場合 `outclock_divide_by` 信号が `deserialization_factor` 信号と等しく (奇数の係数のみ )、`outclock_duty_cycle` 信号が 50 の場合
Tx_outclock division factor	General, Functional mode = TX PLL Settings, Use external PLL = Off Enable 'tx_outclock' output port = On	SERDES factorに基づく	`tx_outclock` 信号の周波数がトランスミッタの出力データ・レートを選択した分周係数で割った値と等しいことを指定します。
Outclock duty cycle	General, Functional mode = TX PLL Settings, Use external PLL = Off Enable 'tx_outclock' output port = On	SERDES factorとTx_outclock division factorに基づく	外部クロック・タイミング制約を指定します。
Desired transmitter outclock phase shift	General, Functional mode = TX PLL Settings, Use external PLL = Off Enable 'tx_outclock' output port = On	Data rateによって異なります。	入力クロックを基準に出力クロックの位相シフトを指定します。
Register 'tx_in' input port	General Functional mode = TX	On Off	オンの場合、`tx_in[]` ポートを登録します。このオプションをオフにする場合は、トランスミッタにフィードするロジックに `tx_in[]` ポートを事前登録する必要があります。
Clock resource	General, Functional mode = TX Register 'tx_in' input port = On	tx_inclock tx_coreclock	`tx_in` 入力ポートを登録するクロック・リソースを指定します。
Enable 'tx_coreclock' output port	General, Functional mode = TX	On Off	オンにすると`tx_coreclock`出力ポートをイネーブルします。
Clock source for 'tx_coreclock'	General, Functional mode = TX Enable 'tx_coreclock' output port = On	Auto Selection Global clock Regional clock Dual-Regional clock	`tx_coreclock` 出力ポートを駆動するクロック・リソースを指定します。