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2.3. MAX® 10高速LVDS回路
LVDSソリューションは、 MAX® 10デバイスのI/Oエレメントとレジスタを使用します。アルテラのソフトLVDS IP コアは、コア・ロジックにシリアライザとデシリアライザをソフトSERDESブロックとして実装します。
MAX® 10デバイスは専用のシリアライゼーションまたはデシリアライゼーション回路を備えていません。
- デバイスへの高速差動インタフェース実装にはI/Oピンおよびコア・ファブリックを使用する
- MAX® 10ソリューションは送受信データのシリアル - パラレルおよびパラレル - シリアル変換を行うためにシフト・レジスタ、内部PLL、I/Oエレメントを使用する
- Quartus® Primeソフトウェアはコア・ファブリックに自動的にSERDESを構築するためにアルテラのソフトLVDS IPコアのパラメータ設定を使用する
図 2. ソフトLVDS SERDES以下に、ソフトLVDS SERDES回路のトランスミッタとレシーバ、およびトランシーバ・パスとレシーバ・パスのインタフェース信号を含むブロック図を示します。