MAX 10高速LVDS I/Oユーザーガイド

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ID 683760
日付 2/21/2017
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ドキュメント目次
ドキュメント目次 x
1. MAX® 10高速LVDS I/Oの概要 2. MAX® 10高速LVDSのアーキテクチャと機能 3. MAX® 10LVDSトランスミッタのデザイン 4. MAX® 10 LVDSレシーバのデザイン 5. MAX® 10 LVDSトランスミッタとレシーバのデザイン 6. MAX® 10高速LVDSボード・デザインの考慮事項 7. アルテラのソフトLVDS IPコアの参考資料 A. MAX 10 高速LVDS I/Oユーザー・ガイドのアーカイブ B. MAX 10高速LVDS I/Oユーザー・ガイドの改訂履歴
1. MAX® 10高速LVDS I/Oの概要 x
1.1. アルテラのソフトLVDS実装の概要
2. MAX® 10高速LVDSのアーキテクチャと機能 x
2.1. MAX® 10 LVDSチャネルのサポート 2.2. MAX® 10 LVDS SERDES I/O規格のサポート 2.3. MAX® 10高速LVDS回路 2.4. MAX® 10高速LVDS I/Oの位置 2.5. 低速領域に位置する差動I/Oピン
3. MAX® 10LVDSトランスミッタのデザイン x
3.1. 高速I/Oトランスミッタ回路 3.2. LVDSトランスミッタのプログラマブルI/O機能 3.3. LVDSトランスミッタI/Oの終端方式 3.4. LVDSトランスミッタ用FPGAデザインの実装 3.5. LVDSトランスミッタのデバッグとトラブルシューティング
3.2. LVDSトランスミッタのプログラマブルI/O機能 x
3.2.1. プログラマブル・プリエンファシス 3.2.2. プログラマブル差動出力電圧
3.3. LVDSトランスミッタI/Oの終端方式 x
3.3.1. エミュレーションLVDSの外部終端 3.3.2. Sub-LVDSトランスミッタの外部終端 3.3.3. SLVSトランスミッタの外部終端 3.3.4. エミュレーションRSDS、エミュレーションMini-LVDS、およびエミュレーションPPDSトランスミッタの外部終端
3.4. LVDSトランスミッタ用FPGAデザインの実装 x
3.4.1. トランスミッタ・モードのアルテラのソフトLVDS IPコア 3.4.2. 高速I/Oのタイミング・バジェット 3.4.3. ガイドライン：LVDSトランスミッタ・チャネルの配置 3.4.4. ガイドライン：LVDSチャネルPLLの配置 3.4.5. ガイドライン：LVDSトランスミッタ・ロジックの配置 3.4.6. ガイドライン：E144パッケージ向けにLVDSプリエンファシスを有効にする
3.4.1. トランスミッタ・モードのアルテラのソフトLVDS IPコア x
3.4.1.1. アルテラのソフトLVDS IPコアでのPLLソースの選択 3.4.1.2. ガイドライン：外部PLLを使用するLVDS TXインタフェース 3.4.1.3. アルテラのソフトLVDS IPコアの初期化
3.4.1.1. アルテラのソフトLVDS IPコアでのPLLソースの選択 x
3.4.1.1.1. 内部PLLを使用するアルテラのソフトLVDS IPコアのインスタンス化 3.4.1.1.2. 外部PLLを使用するアルテラのソフトLVDS IPコアのインスタンス化
3.4.1.2. ガイドライン：外部PLLを使用するLVDS TXインタフェース x
3.4.1.2.1. アルテラのソフトLVDSトランスミッタに用いるALTPLL信号インタフェース 3.4.1.2.2. アルテラのソフトLVDSトランスミッタ向けに外部PLLクロックのパラメータを決定する
3.4.2. 高速I/Oのタイミング・バジェット x
3.4.2.1. トランスミッタのチャネル間スキュー
3.5. LVDSトランスミッタのデバッグとトラブルシューティング x
3.5.1. ハードウェアのデバッグ前にRTLシミュレーションを行う 3.5.2. ジオメトリ・ベースと物理ベースのI/Oルール
4. MAX® 10 LVDSレシーバのデザイン x
4.1. 高速I/Oレシーバ回路 4.2. LVDSレシーバI/Oの終端方式 4.3. LVDSレシーバ用FPGAデザインの実装 4.4. LVDSレシーバのデバッグとトラブルシューティング
4.1. 高速I/Oレシーバ回路 x
4.1.1. ソフト・デシリアライザ 4.1.2. データ・リアラインメント・ブロック（ビット・スリップ）
4.2. LVDSレシーバI/Oの終端方式 x
4.2.1. LVDS、mini-LVDS、RSDSおよびレシーバの外部終端 4.2.2. SLVSレシーバの外部終端 4.2.3. Sub-LVDSレシーバの外部終端 4.2.4. TMDSレシーバの外部終端 4.2.5. HiSpiレシーバの外部終端 4.2.6. LVPECLレシーバの外部終端
4.3. LVDSレシーバ用FPGAデザインの実装 x
4.3.1. レシーバ・モードのアルテラのソフトLVDS IPコア 4.3.2. 高速I/Oのタイミング・バジェット 4.3.3. ガイドライン：フローティングLVDS入力ピン 4.3.4. ガイドライン：LVDSレシーバ・チャネルの配置 4.3.5. ガイドライン：LVDSチャネルPLLの配置 4.3.6. ガイドライン：LVDSレシーバ・ロジックの配置 4.3.7. ガイドライン：LVDSレシーバのタイミング制約
4.3.1. レシーバ・モードのアルテラのソフトLVDS IPコア x
4.3.1.1. アルテラのソフトLVDS IPコアでのPLLソースの選択 4.3.1.2. ガイドライン：外部PLLを使用するLVDS RXインタフェース 4.3.1.3. アルテラのソフトLVDS IPコアの初期化
4.3.1.1. アルテラのソフトLVDS IPコアでのPLLソースの選択 x
4.3.1.1.1. 内部PLLを使用するアルテラのソフトLVDS IPコアのインスタンス化 4.3.1.1.2. 外部PLLを使用するアルテラのソフトLVDS IPコアのインスタンス化
4.3.1.2. ガイドライン：外部PLLを使用するLVDS RXインタフェース x
4.3.1.2.1. アルテラのソフトLVDSレシーバに用いるALTPLL信号インタフェース 4.3.1.2.2. アルテラのソフトLVDSレシーバ向けに外部PLLクロックのパラメータを決定する
4.3.2. 高速I/Oのタイミング・バジェット x
4.3.2.1. レシーバ入力スキュー・マージン
4.3.2.1. レシーバ入力スキュー・マージン x
4.3.2.1.1. RSKM の式 4.3.2.1.2. LVDS レシーバーの RSKM レポート 4.3.2.1.3. TimeQuest タイミング・アナライザーを使用した入力遅延の LVDS レシーバーへの割り当て 4.3.2.1.4. RSKM 計算の例
4.4. LVDSレシーバのデバッグとトラブルシューティング x
4.4.1. ハードウェアのデバッグ前にRTLシミュレーションを行う 4.4.2. ジオメトリ・ベースと物理ベースのI/Oルール
5. MAX® 10 LVDSトランスミッタとレシーバのデザイン x
5.1. トランスミッタとレシーバのインタフェース 5.2. LVDSトランスミッタとレシーバ用FPGAデザインの実装 5.3. LVDSトランスミッタとレシーバのデバッグとトラブルシューティング
5.2. LVDSトランスミッタとレシーバ用FPGAデザインの実装 x
5.2.1. LVDSトランスミッタとレシーバでPLLを共有する実装 5.2.2. アルテラのソフトLVDS IPコアの初期化
5.3. LVDSトランスミッタとレシーバのデバッグとトラブルシューティング x
5.3.1. ハードウェアのデバッグ前にRTLシミュレーションを行う 5.3.2. ジオメトリ・ベースと物理ベースのI/Oルール
6. MAX® 10高速LVDSボード・デザインの考慮事項 x
6.1. ガイドライン：信号品質の向上 6.2. ガイドライン：チャネル間スキューのコントロール 6.3. ガイドライン：ボード・デザイン制約の決定 6.4. ガイドライン：ボードレベル・シミュレーションの実行
7. アルテラのソフトLVDS IPコアの参考資料 x
7.1. アルテラのソフトLVDS のパラメータ設定 7.2. アルテラのソフトLVDSのインタフェース信号
1. MAX® 10高速LVDS I/Oの概要
2. MAX® 10高速LVDSのアーキテクチャと機能
3. MAX® 10LVDSトランスミッタのデザイン
4. MAX® 10 LVDSレシーバのデザイン
5. MAX® 10 LVDSトランスミッタとレシーバのデザイン
6. MAX® 10高速LVDSボード・デザインの考慮事項
7. アルテラのソフトLVDS IPコアの参考資料
A. MAX 10 高速LVDS I/Oユーザー・ガイドのアーカイブ
B. MAX 10高速LVDS I/Oユーザー・ガイドの改訂履歴

7.2. アルテラのソフトLVDSのインタフェース信号

指定したパラメータ設定に応じて、異なる信号をアルテラのソフトLVDS IPコアに使用できます。
表 15.  トランスミッタ・インタフェース信号
信号名 入力/出力 幅（ビット） 説明
pll_areset 入力 1

非同期的にすべてのカウンタを初期値にリセットします。
tx_data_reset 入力 <n>

すべてのチャネルのシフト・レジスタ、キャプチャ・レジスタ、および同期レジスタの非同期リセットです。

  • この信号は、Use external PLLパラメータ設定がオンである場合に使用される
  • この信号は、データ・リアラインメント・ブロックまたはPLLには影響しない
tx_in[] 入力 <m>

この信号はパラレル・データであり、アルテラのソフトLVDS IPコアがシリアルに送信します。

入力データはtx_coreclock信号に同期します。チャネルあたりのデータ・バス幅は、シリアライゼーション・ファクタ（SF）と同じです。

tx_inclock 入力 1

トランスミッタPLLのリファレンス・クロック入力です。

パラメータ・エディタが、データおよびリファレンス・クロック周波数に基づいて適切なPLL逓倍係数を自動的に選択します。
tx_coreclock 出力 1

ペリフェラルではないロジックに供給する出力クロックです。

FPGAファブリック – トランスミッタ・インタフェース・クロック — FPGAファブリックで生成されたパラレル・トランスミッタ・データは、このクロックで駆動されます。
tx_locked 出力 1

以下のLVDS PLLステータスを提供します。

  • PLLが入力リファレンス・クロックにロックされている際にHighを保つ
  • PLLがロックに失敗すると、Lowを保つ
tx_out[] 出力 <n>

シリアル化された<n>チャネルのLVDSデータ出力信号です。

tx_out[(<n>-1)..0]はtx_in[(<J> × <n>)-1 ..0]からパラレル・データを駆動します。ここで、<J>はシリアライゼーション・ファクタ、<n>はチャネル数です。tx_out[0]はtx_in[(<J>-1)..0]からデータを駆動します。tx_out[1]は、tx_inの次の<J>ビットからデータを駆動します。

tx_outclock 出力 1

外部リファレンス・クロックです。

このクロックの周波数は、データ・レートと一致するようにプログラム可能です。
表 16.  レシーバ・インタフェース信号

信号名

入力/出力

幅（ビット）

説明
rx_data_reset 入力 <n>

PLLを除くすべてのチャネル向けの非同期リセットです。

  • この信号は、Use external PLLパラメータ設定がオンの場合に使用可能です。
  • この信号は、高速クロックを使用し外部で同期する必要があります。
rx_in[] 入力 <n>

<n>チャネルのLVDSシリアル・データ入力信号です。

rx_in[(<n>-1)..0]はデシリアライゼーションされており、rx_out[(<J> × <n>)-1 ..0]で駆動されます。ここで、<J>はデシリアライゼーション・ファクタ、<n>はチャネル数です。rx_in[0]はrx_out[(<J>-1)..0]にデータを駆動します。rx_in[1]は、rx_outの次の<J>ビットにデータを駆動します。

rx_inclock 入力 1

LVDSリファレンス入力クロックです。

パラメータ・エディタが、データ・レートおよびリファレンス・クロック周波数の選択に基づいて適切なPLL逓倍係数を自動的に選択します。
rx_coreclk 入力 <n>

LVDSリファレンス入力クロックです。

  • ペリフェラル以外のクロックをPLLから置き換える
  • 各チャネル向けに1クロック
rx_locked 出力 1

以下のLVDS PLLステータスを提供します。

  • PLLが入力リファレンス・クロックにロックされている際にHighを保つ
  • PLLがロックに失敗すると、Lowを保つ
rx_out 出力 <m>

レシーバのパラレル・データ出力です。

チャネルあたりのデータ・バス幅は、デシリアライゼーション・ファクタ（DF）と同じです。
rx_outclock 出力 1

レシーバPLLからのパラレル出力クロックです。

  • この信号は、Use external PLLパラメータ設定がオンの場合には使用できない
  • FPGAファブリック – レシーバ・インタフェース間のクロックは、ALTPLLパラメータ・エディタでインスタンス化されるPLLにより駆動される必要がある
rx_data_align 入力 1

バイト・アライメント回路を制御します。

この信号をレジスタに格納する際に、rx_outclock信号を使用できます。

rx_data_align_reset 入力 1

バイト・アライメント回路をリセットします。

以下の場合にrx_data_align_reset入力信号を使用します。

  • デバイス動作中にPLLをリセットする必要がある
  • ワード・アライメントを回復する必要がある
rx_channel_data_align 入力 <n>

バイト・アライメント回路を制御します。
rx_cda_reset 入力 <n>

データ・リアライメント回路の非同期リセットです。この信号は、データ・リアライメント・ブロックをリセットします。

このリセットの最小パルス幅要件は、パラレル・クロックで1サイクルです。
レベル 2 の表題