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6.3. ガイドライン:ボード・デザイン制約の決定
FPGAデザインのタイミングを収束した後で、ボード・デザインを点検して、シグナル・インテグリティに影響を与える可能性があるさまざまな要因を特定します。これらの要因は、LVDSインタフェースの受信デバイスでタイミング全体に影響を及ぼします。
LVDSレシーバのタイミング・マージン(RSKM値によって示される)は、以下のようなボードレベルの影響に対するタイミング・バジェットの割り当てです。
- スキュー — 以下の要因によりボードレベルのスキューが生じる
- ボード・トレース長
- コネクタの使用
- 寄生回路の変動
- ジッタ — ジッタ効果はクロストークなどの要因に由来する
- ノイズ — 不完全な電源やリファレンス・プレーンを含むボード・リソースもノイズの原因となりうる
アルテラのソフトLVDS IPコアのレシーバを正常に動作させるには、タイミング・バジェットを超えないようにする必要があります。