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4.3.7. ガイドライン:LVDSレシーバのタイミング制約
コア・ロジックを使用してSERDES回路を実装するレシーバ・デザイン向けに、適切なタイミング制約を設定する必要があります。
PLL動作をSource-Synchronous Compensation ModeにしたLVDSレシーバのデータパス向けには、関連する遅延チェインを Quartus® Primeコンパイラが自動的に正しく設定します。
ただし、レシーバの入力クロックおよびデータがエッジ・アラインまたはセンター・アラインではない場合には、 Quartus® PrimeのTimeQuestタイミング・アナライザでタイミング制約を設定する必要がある場合もあります。タイミング制約は、信頼性のあるデータ・キャプチャを保証するために必要なタイミング要件を指定します。