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4.3.4. ガイドライン：LVDSレシーバ・チャネルの配置
VCCIO電源で許容ノイズ・レベルを維持するには、差動パッドに対するシングル・エンドI/Oピンの配置に関する制約に従う必要があります。
Intelは、 Quartus® Primeデザインを作成し、デバイスのI/O割り当てを指定し、デザインをコンパイルしてピン配置の妥当性を確認することを推奨しています。 Quartus® Primeソフトウェアは、デバイスの正常動作を確保するために、I/O割り当ておよび配置ルールを基準にピン接続を検証します。
Quartus® Primeの Pin Planner Packageビューを使用すると、差動I/O割り当ての計画が簡単になります。
- ViewメニューでShow Differential Pin Pair Connectionsをクリックし、差動ピン・ペアをハイライト表示する。差動ピン・ペアは赤い線で結び付けられている
- 差動ピンに関しては、割り当てが必要なのは正のピンへの信号のみ。 Quartus® Primeソフトウェアは、正のピンが差動I/O規格に割り当てられると自動的に負のピンへの割り当てを行う
MAX® 10デバイスでは、各差動ピン・ペアの配線を一致させています。したがって、正と負のピン間のスキューは最小です。差動ペアの両方のピンの内部配線は、ピンが隣接していない場合でも一致しています。
MAX® 10デバイス用のアルテラのソフトLVDS IPコアは、IPインスタンスあたり最大で18チャネルをサポートします。各チャネルは、1ビットから10ビットのデシリアライゼーション・ファクタ（パラレル・データ幅）をサポートすることができます。アプリケーションに向けてチャネルをグループ化する場合、フィッタ配置の際にチャネル間スキューを考慮しなければなりません。スキューを最小限に抑えるには、グループ内にサイド・バイ・サイドですべてのLVDSチャネルを配置します。PCBデザインについては、Intelではスキューを最小限に抑え、最高のパフォーマンスを得るためにパッケージ・スキュー補正を実行することを推奨しています。
注: MAX® 10デバイスでは、 Quartus® Primeソフトウェアはパッケージ・スキュー補正を提供していません。