インテルのみ表示可能 — GUID: sam1400427984994
Ixiasoft
3.4.1.3. アルテラのソフトLVDS IPコアの初期化4.3.1.3. アルテラのソフトLVDS IPコアの初期化5.2.2. アルテラのソフトLVDS IPコアの初期化
PLLは、アルテラのソフトLVDS IPコアがデータ転送向けSERDESブロックを実装する前にリファレンス・クロックにロックします。
デバイスの初期化時に、PLLはリファレンス・クロックへのロックを開始し、ロックを達成するとユーザー・モード時に動作可能になります。クロックのリファレンスが安定していなければ、PLL出力クロックの位相シフトに乱れが生じます。この位相シフトの乱れが、高速LVDSドメインと低速パラレル・ドメイン間のデータ転送の不具合や破損の原因になります。
データの破損を避けるために、アルテラのソフトLVDS IPコアの初期化時に以下のステップを実行します。
- pll_areset信号を少なくとも10 ns以上アサートします。
- 10 ns以上経過してから、pll_areset信号をディアサートします。
- PLLロックが安定するまで待機します。
PLLロック・ポートがアサートし、安定すると、SERDESブロックの動作準備が整います。