MAX 10高速LVDS I/Oユーザーガイド

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ID 683760
日付 2/21/2017
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ドキュメント目次
ドキュメント目次 x
1. MAX® 10高速LVDS I/Oの概要 2. MAX® 10高速LVDSのアーキテクチャと機能 3. MAX® 10LVDSトランスミッタのデザイン 4. MAX® 10 LVDSレシーバのデザイン 5. MAX® 10 LVDSトランスミッタとレシーバのデザイン 6. MAX® 10高速LVDSボード・デザインの考慮事項 7. アルテラのソフトLVDS IPコアの参考資料 A. MAX 10 高速LVDS I/Oユーザー・ガイドのアーカイブ B. MAX 10高速LVDS I/Oユーザー・ガイドの改訂履歴
1. MAX® 10高速LVDS I/Oの概要 x
1.1. アルテラのソフトLVDS実装の概要
2. MAX® 10高速LVDSのアーキテクチャと機能 x
2.1. MAX® 10 LVDSチャネルのサポート 2.2. MAX® 10 LVDS SERDES I/O規格のサポート 2.3. MAX® 10高速LVDS回路 2.4. MAX® 10高速LVDS I/Oの位置 2.5. 低速領域に位置する差動I/Oピン
3. MAX® 10LVDSトランスミッタのデザイン x
3.1. 高速I/Oトランスミッタ回路 3.2. LVDSトランスミッタのプログラマブルI/O機能 3.3. LVDSトランスミッタI/Oの終端方式 3.4. LVDSトランスミッタ用FPGAデザインの実装 3.5. LVDSトランスミッタのデバッグとトラブルシューティング
3.2. LVDSトランスミッタのプログラマブルI/O機能 x
3.2.1. プログラマブル・プリエンファシス 3.2.2. プログラマブル差動出力電圧
3.3. LVDSトランスミッタI/Oの終端方式 x
3.3.1. エミュレーションLVDSの外部終端 3.3.2. Sub-LVDSトランスミッタの外部終端 3.3.3. SLVSトランスミッタの外部終端 3.3.4. エミュレーションRSDS、エミュレーションMini-LVDS、およびエミュレーションPPDSトランスミッタの外部終端
3.4. LVDSトランスミッタ用FPGAデザインの実装 x
3.4.1. トランスミッタ・モードのアルテラのソフトLVDS IPコア 3.4.2. 高速I/Oのタイミング・バジェット 3.4.3. ガイドライン：LVDSトランスミッタ・チャネルの配置 3.4.4. ガイドライン：LVDSチャネルPLLの配置 3.4.5. ガイドライン：LVDSトランスミッタ・ロジックの配置 3.4.6. ガイドライン：E144パッケージ向けにLVDSプリエンファシスを有効にする
3.4.1. トランスミッタ・モードのアルテラのソフトLVDS IPコア x
3.4.1.1. アルテラのソフトLVDS IPコアでのPLLソースの選択 3.4.1.2. ガイドライン：外部PLLを使用するLVDS TXインタフェース 3.4.1.3. アルテラのソフトLVDS IPコアの初期化
3.4.1.1. アルテラのソフトLVDS IPコアでのPLLソースの選択 x
3.4.1.1.1. 内部PLLを使用するアルテラのソフトLVDS IPコアのインスタンス化 3.4.1.1.2. 外部PLLを使用するアルテラのソフトLVDS IPコアのインスタンス化
3.4.1.2. ガイドライン：外部PLLを使用するLVDS TXインタフェース x
3.4.1.2.1. アルテラのソフトLVDSトランスミッタに用いるALTPLL信号インタフェース 3.4.1.2.2. アルテラのソフトLVDSトランスミッタ向けに外部PLLクロックのパラメータを決定する
3.4.2. 高速I/Oのタイミング・バジェット x
3.4.2.1. トランスミッタのチャネル間スキュー
3.5. LVDSトランスミッタのデバッグとトラブルシューティング x
3.5.1. ハードウェアのデバッグ前にRTLシミュレーションを行う 3.5.2. ジオメトリ・ベースと物理ベースのI/Oルール
4. MAX® 10 LVDSレシーバのデザイン x
4.1. 高速I/Oレシーバ回路 4.2. LVDSレシーバI/Oの終端方式 4.3. LVDSレシーバ用FPGAデザインの実装 4.4. LVDSレシーバのデバッグとトラブルシューティング
4.1. 高速I/Oレシーバ回路 x
4.1.1. ソフト・デシリアライザ 4.1.2. データ・リアラインメント・ブロック（ビット・スリップ）
4.2. LVDSレシーバI/Oの終端方式 x
4.2.1. LVDS、mini-LVDS、RSDSおよびレシーバの外部終端 4.2.2. SLVSレシーバの外部終端 4.2.3. Sub-LVDSレシーバの外部終端 4.2.4. TMDSレシーバの外部終端 4.2.5. HiSpiレシーバの外部終端 4.2.6. LVPECLレシーバの外部終端
4.3. LVDSレシーバ用FPGAデザインの実装 x
4.3.1. レシーバ・モードのアルテラのソフトLVDS IPコア 4.3.2. 高速I/Oのタイミング・バジェット 4.3.3. ガイドライン：フローティングLVDS入力ピン 4.3.4. ガイドライン：LVDSレシーバ・チャネルの配置 4.3.5. ガイドライン：LVDSチャネルPLLの配置 4.3.6. ガイドライン：LVDSレシーバ・ロジックの配置 4.3.7. ガイドライン：LVDSレシーバのタイミング制約
4.3.1. レシーバ・モードのアルテラのソフトLVDS IPコア x
4.3.1.1. アルテラのソフトLVDS IPコアでのPLLソースの選択 4.3.1.2. ガイドライン：外部PLLを使用するLVDS RXインタフェース 4.3.1.3. アルテラのソフトLVDS IPコアの初期化
4.3.1.1. アルテラのソフトLVDS IPコアでのPLLソースの選択 x
4.3.1.1.1. 内部PLLを使用するアルテラのソフトLVDS IPコアのインスタンス化 4.3.1.1.2. 外部PLLを使用するアルテラのソフトLVDS IPコアのインスタンス化
4.3.1.2. ガイドライン：外部PLLを使用するLVDS RXインタフェース x
4.3.1.2.1. アルテラのソフトLVDSレシーバに用いるALTPLL信号インタフェース 4.3.1.2.2. アルテラのソフトLVDSレシーバ向けに外部PLLクロックのパラメータを決定する
4.3.2. 高速I/Oのタイミング・バジェット x
4.3.2.1. レシーバ入力スキュー・マージン
4.3.2.1. レシーバ入力スキュー・マージン x
4.3.2.1.1. RSKM の式 4.3.2.1.2. LVDS レシーバーの RSKM レポート 4.3.2.1.3. TimeQuest タイミング・アナライザーを使用した入力遅延の LVDS レシーバーへの割り当て 4.3.2.1.4. RSKM 計算の例
4.4. LVDSレシーバのデバッグとトラブルシューティング x
4.4.1. ハードウェアのデバッグ前にRTLシミュレーションを行う 4.4.2. ジオメトリ・ベースと物理ベースのI/Oルール
5. MAX® 10 LVDSトランスミッタとレシーバのデザイン x
5.1. トランスミッタとレシーバのインタフェース 5.2. LVDSトランスミッタとレシーバ用FPGAデザインの実装 5.3. LVDSトランスミッタとレシーバのデバッグとトラブルシューティング
5.2. LVDSトランスミッタとレシーバ用FPGAデザインの実装 x
5.2.1. LVDSトランスミッタとレシーバでPLLを共有する実装 5.2.2. アルテラのソフトLVDS IPコアの初期化
5.3. LVDSトランスミッタとレシーバのデバッグとトラブルシューティング x
5.3.1. ハードウェアのデバッグ前にRTLシミュレーションを行う 5.3.2. ジオメトリ・ベースと物理ベースのI/Oルール
6. MAX® 10高速LVDSボード・デザインの考慮事項 x
6.1. ガイドライン：信号品質の向上 6.2. ガイドライン：チャネル間スキューのコントロール 6.3. ガイドライン：ボード・デザイン制約の決定 6.4. ガイドライン：ボードレベル・シミュレーションの実行
7. アルテラのソフトLVDS IPコアの参考資料 x
7.1. アルテラのソフトLVDS のパラメータ設定 7.2. アルテラのソフトLVDSのインタフェース信号
1. MAX® 10高速LVDS I/Oの概要
2. MAX® 10高速LVDSのアーキテクチャと機能
3. MAX® 10LVDSトランスミッタのデザイン
4. MAX® 10 LVDSレシーバのデザイン
5. MAX® 10 LVDSトランスミッタとレシーバのデザイン
6. MAX® 10高速LVDSボード・デザインの考慮事項
7. アルテラのソフトLVDS IPコアの参考資料
A. MAX 10 高速LVDS I/Oユーザー・ガイドのアーカイブ
B. MAX 10高速LVDS I/Oユーザー・ガイドの改訂履歴

2.2. MAX® 10 LVDS SERDES I/O規格のサポート

MAX® 10のDバリアントとSバリアントでは、サポートされるLVDS I/O規格が異なります。 MAX® 10デバイス内の全てのI/Oバンクで、真のLVDS入力バッファとエミュレーションLVDS出力バッファをサポートしています。ただし、真のLVDS出力バッファはデバイス下側のI/Oバンクでのみサポートしています。
表 3.   MAX® 10 LVDS I/O規格のサポートシングル電源の MAX® 10デバイスとデュアル電源の MAX® 10デバイスでは、サポートされるI/O規格が異なります。シングル電源およびデュアル電源のデバイスについて、詳しくはDevice Overviewを参照してください。
I/O規格 I/Oバンク TX RX MAX® 10デバイス・サポート 備考

デュアル電源デバイス

シングル電源デバイス
真のLVDS すべて 下側のバンクのみ 使用可 使用可 使用可
  • 全てのI/Oバッファで真のLVDS入力バッファがサポートされる
  • 下側のI/Oバンクでのみ真のLVDS出力バッファがサポートされる
エミュレーションLVDS（抵抗ｘ3） すべて 使用可 — 使用可 使用可

全てのI/OバッファでエミュレーションLVDS出力バッファがサポートされる
真のRSDS 下側 使用可 — 使用可 使用可 —
エミュレーションRSDS（抵抗ｘ1） すべて 使用可 — 使用可 —

全てのI/OバッファでエミュレーションRSDS出力バッファがサポートされる
エミュレーションRSDS（抵抗ｘ3） すべて 使用可 — 使用可 使用可

全てのI/OバッファでエミュレーションRSDS出力バッファがサポートされる
真のMini-LVDS 下側 使用可 — 使用可 — —
エミュレーション

Mini-LVDS

（抵抗ｘ3） 		すべて 使用可 — 使用可 —

全てのI/OバッファでエミュレーションMini-LVDS出力バッファがサポートされる
PPDS 下側 使用可 — 使用可 — —
エミュレーションPPDS（抵抗ｘ3） すべて 使用可 — 使用可 — —
Bus LVDS すべて 使用可 使用可 使用可 使用可
  • Bus LVDS（BLVDS）出力は、2つのシングル・エンド出力を2番目の出力が反転するようにプログラミングして使用する
  • BLVDS入力は、LVDSの入力バッファを使用する
  • BLVDS出力はトライ・ステートにできる
LVPECL すべて — 使用可 使用可 使用可

兼用クロック入力ピンでのみサポートされる
TMDS すべて — 使用可 使用可 —
  • 外部終端が必要だが、VREFは不要
  • 3.3 V TMDS入力をサポートするには外部レベル・シフタが必要。このレベル・シフタは MAX® 10入力バッファに接続される前にTMDS信号をAC結合からDC結合に変換する必要がある
  • TMDSレシーバ・サポートでは専用2.5 V LVDS入力バッファを使用する
Sub-LVDS すべて 使用可 使用可 使用可 —
  • トランスミッタは、エミュレーションした 1.8 V差動信号を出力として使用するエミュレーションSub-LVDSのみをサポートする
  • 外部出力終端が必要
  • VREFは不要
  • Sub-LVDSレシーバ・サポートでは専用2.5 V LVDS入力バッファを使用する
SLVS すべて 使用可 使用可 使用可 —
  • SLVSトランスミッタ・サポートではエミュレーションLVDS出力を使用する
  • 外部終端が必要だが、VREFは不要
  • SLVSレシーバ・サポートでは専用2.5 V LVDS入力バッファを使用する
HiSpi すべて — 使用可 使用可 —
  • HiSpiは単方向I/O規格なので入力のみがサポートされる
  • 外部終端が必要だが、VREFは不要
  • HiSpiレシーバ・サポートでは専用2.5 V LVDS入力バッファを使用する
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レベル 2 の表題