インテルのみ表示可能 — GUID: sam1394618891016
Ixiasoft
4.1.2. データ・リアラインメント・ブロック（ビット・スリップ）
送信されたデータ内のスキューおよび送信リンクによって追加されたスキューにより、受信したシリアル・データ・ストリームにチャネル間スキューが生じます。 チャネル間スキューを補償し、各チャネルに正しい受信ワード境界を確立するために、各レシーバ・チャネルにはデータ・リアライメント回路が含まれています。データ・リアライメント回路は、シリアル・ストリームにビット・レイテンシを挿入することにより、データを再アライメントします。
データを手動でアラインメントするには、データ・リアライメント回路を使用して、RxFCLKでの1サイクルのレイテンシを挿入します。データ・リアライメント回路は、RX_DATA_ALIGNのパルスごとにデータを1ビット スリップします。データがアラインメントされているかを確認する前に、コア・クロックで2サイクル以上待機する必要があります。破損したデータのパージに少なくともコア・クロックでの2サイクルを必要とするために、この待機時間が必要になります。
オプションのRX_CHANNEL_DATA_ALIGNポートは、内部ロジックから独立して各レシーバのビット挿入を制御します。データは、RX_CHANNEL_DATA_ALIGNの立ち上がりエッジで1 ビット スリップします。
RX_CHANNEL_DATA_ALIGN信号には以下の要件があります。
- 最小パルス幅は、ロジック・アレイのパラレル・クロックでの1周期である
- パルス間の最小Low時間は、パラレル・クロックでの1周期である
- 信号はエッジ・トリガである
- 有効なデータは、RX_CHANNEL_DATA_ALIGNの立ち上がりエッジからパラレル・クロックでの2サイクルが経過した後に得られる
図 15. データ・リアラインメントのタイミング以下の図に、デシリアライゼーション・ファクタを4に設定した状態での、1ビット・スリップ・パルスの後のレシーバ出力（RX_OUT）を示します。