インテルのみ表示可能 — GUID: wum1520428396063
Ixiasoft
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2.7.3. 生成ファイルの構造
デザイン例のファイル構造に関して詳しくは、 E-tile Hard IP for Ethernet Intel FPGA IP Design Example User Guideを参照してください。
ファイル名 |
説明 |
---|---|
<your_ip>.ip | プラットフォーム・デザイナー・システムまたはトップレベルのIPバリエーション・ファイルです。<your_ip> はご使用のIPバリエーションの名前です。 |
<your_ip>.cmp | VHDL Component Declaration (.cmp) ファイルはテキストファイルです。VHDLデザインファイルで使用するローカル・ジェネリックおよびポート定義を含んでいます。 |
<your_ip>.html | 接続情報、接続先の各マスターに対する各スレーブのアドレスを示すメモリーマップ、およびパラメーター・アサインメントを含むレポートです。 |
<your_ip>_generation.rpt | IPまたはプラットフォーム・デザイナー生成のログファイルです。IP生成時のメッセージのまとめです。 |
<your_ip>.qgsimc | インクリメンタル再生をサポートするシミュレーション・パラメーターを一覧表示します。 |
<your_ip>.qgsynthc | インクリメンタル再生をサポートする合成パラメーターを一覧表示します。 |
<your_ip>.qip | インテル® Quartus® PrimeソフトウェアでIPコンポーネントを統合してコンパイルするために必要な、IPコンポーネントに関するすべての情報が含まれています。 |
<your_ip>.sopcinfo | プラットフォーム・デザイナー・システムでの接続およびIPコンポーネントのパラメーター化について説明します。IPコンポーネント用ソフトウェア・ドライバーの開発時に、内容を解析して要件を取得します。 Nios® IIツールチェーンなどのダウンストリーム・ツールでこのファイルを使用します。 .sopcinfo ファイルおよび system.h ファイルは、 Nios® IIツールチェーン向けに生成され、それに含まれるアドレスマップ情報は、スレーブにアクセスする各マスターに関連する各スレーブに対するものです。それぞれのマスターでは、特定のスレーブ・コンポーネントへアクセスするための異なるアドレスマップを有することがあります。 |
<your_ip>.csv | IPコンポーネントのアップグレード・ステータスに関する情報が含まれています。 |
<your_ip>.spd | 入力ファイルです。これによって、ip-make-simscript では、サポートされるシミュレーターに対するシミュレーション・スクリプトの生成を行います。.spd ファイルに含まれているのは、シミュレーション向けに生成されたファイルの一覧のほか、ユーザーが初期化できるメモリーについての情報です。 |
<your_ip>_bb.v | Verilogブラック・ボックス・ファイル (_bb.v) は、空のモジュール宣言であり、ブラックボックスとして使用できます。 |
<your_ip>_inst.v または _inst.vhd | HDLのテンプレート・インスタンス例です。このファイルの内容をHDL ファイルにコピーして貼り付けて、IPバリエーションをインスタンス化します。 |
<your_ip>.regmap | IPにレジスター情報が含まれている場合、.regmap ファイルが生成されます。.regmap ファイルでは、マスターおよびスレーブ・インターフェイスのレジスターマップ情報を記述しています。このファイルでは、.sopcinfo ファイルを補完するために、システムに関するより詳細なレジスター情報を提供しています。これにより、System Consoleでのレジスター・ディスプレイ表示およびユーザーによるカスタマイズ可能な統計が可能になります。 |
<your_ip>.svd | ハード・プロセッサー・システム (HPS) System Debugツールで、プラットフォーム・デザイナー・システム内でHPSに接続しているペリフェラルのレジスターマップが表示できるようにします。 合成時に、System Consoleマスターに表示されるスレーブ・インターフェイスの .svd ファイルは、 .sof ファイルのデバッグ・セクションに格納されます。System Consoleではこのセクションを読み出し、それによってプラットフォーム・デザイナーでレジスターマップ情報を照会します。システムスレーブの場合は、プラットフォーム・デザイナーによるレジスターへのアクセスは名前で行います。 |
<your_ip>.v or <your_ip>.vhd | HDLファイルです。合成またはシミュレーション用に各サブモジュールまたは子IPコアをインスタンス化します。 |
mentor/ | ModelSim*スクリプトである msim_setup.tcl が含まれ、シミュレーションを設定、実行します。 |
synopsys/vcs/ synopsys/vcsmx/ |
シェルスクリプトである vcs_setup.sh が含まれ、VCS* シミュレーションを設定、実行します。 シェルスクリプトである vcsmx_setup.sh および synopsys_sim.setup ファイルが含まれ、VCS MX* シミュレーションを設定、実行します。 |
cadence/ | シェルスクリプトである ncsim_setup.sh およびそのほかの設定ファイルが含まれ、NCSIM* シミュレーションを設定、実行します。 |
submodules/ | IPコア・サブモジュールのHDLファイルを含みます。 |
<child IP cores>/ | 生成されたそれぞれの子IPコア・ディレクトリーに対して、プラットフォーム・デザイナーによって synth/ および sim/ サブディレクトリーが生成されます。 |