Eタイル ハードIPユーザーガイド: イーサネット インテルFPGA IP向けEタイル ハードIPおよび EタイルCPRI PHYインテルFPGA IP

ダウンロード PDF
ID 683468
日付 5/17/2019
Public
ドキュメント目次
ドキュメント目次 x
1. EタイルハードIPユーザーガイドについて 2. イーサネット インテルFPGA IP向けEタイル ハードIPコアについて 3. EタイルCPRI PHYについて 4. E-Tile Channel Placement Tool 5. EタイルハードIPユーザーガイド・アーカイブ 6. Eタイル ハードIPユーザーガイド改訂履歴
2. イーサネット インテルFPGA IP向けEタイル ハードIPコアについて x
2.1. イーサネット インテルFPGA IP向けEタイル ハードIPのサポート機能 2.2. イーサネット インテルFPGA IP向けEタイル ハードIP の概要 2.3. IPコア・デバイス・ファミリーおよびスピードグレードのサポート 2.4. IPコアの検証 2.5. リソース使用率 2.6. リリース情報 2.7. 基本の使い方 2.8. イーサネット インテルFPGA IP向けEタイル ハードIP のパラメーター 2.9. 機能の説明 2.10. リセット 2.11. インターフェイスおよび信号 2.12. リコンフィグレーションおよびステータスレジスターの説明
2.3. IPコア・デバイス・ファミリーおよびスピードグレードのサポート x
2.3.1. イーサネット インテルFPGA IP向けEタイル ハードIP デバイスファミリーのサポート 2.3.2. イーサネット インテルFPGA IP向けEタイル ハードIPデバイスのスピードグレード
2.4. IPコアの検証 x
2.4.1. シミュレーション環境 2.4.2. コンパイルのチェック 2.4.3. ハードウェアのテスト
2.7. 基本の使い方 x
2.7.1. インテル® FPGA IPコアのインストールとライセンス取得 2.7.2. IPコアのパラメーターおよびオプションの指定 2.7.3. 生成ファイルの構造 2.7.4. IPコアのデザインへの統合 2.7.5. IPコア・テストベンチ 2.7.6. フルデザインのコンパイル
2.7.1. インテル® FPGA IPコアのインストールとライセンス取得 x
2.7.1.1. Intel® FPGA IP Evaluation Mode
2.7.4. IPコアのデザインへの統合 x
2.7.4.1. チャネル配置 2.7.4.2. ピン･アサインメント 2.7.4.3. クロック要件 2.7.4.4. 1588 PTP機能付きバリエーション用の外付けTime-of-Day-dayモジュール
2.7.4.1. チャネル配置 x
2.7.4.1.1. ガイドラインおよび制限
2.8. イーサネット インテルFPGA IP向けEタイル ハードIP のパラメーター x
2.8.1. パラメーター・エディターのパラメーター 2.8.2. RTLパラメーター
2.9. 機能の説明 x
2.9.1. イーサネット インテルFPGA IP向けEタイル ハードIPのMAC 2.9.2. PCS、OTN、FlexE、およびカスタムPCSモード 2.9.3. オートネゴシエーションおよびリンク・トレーニング 2.9.4. TXおよびRX RS-FEC 2.9.5. PMAダイレクトモード 2.9.6. ダイナミック・リコンフィグレーション
2.9.1. イーサネット インテルFPGA IP向けEタイル ハードIPのMAC x
2.9.1.1. MAC TXデータパス 2.9.1.2. MAC ＲXデータパス 2.9.1.3. PAUSEまたはプライオリティー・フロー・コントロール (PFC) を使用した輻輳およびフロー・コントロール 2.9.1.4. 一時停止制御および生成インターフェイス 2.9.1.5. 一時停止制御フレームのフィルタリング 2.9.1.6. リンク障害シグナリング 2.9.1.7. イーサネット送信の順序 2.9.1.8. 1588 Precision Time Protocolインターフェイス
2.9.1.1. MAC TXデータパス x
2.9.1.1.1. TXプリアンブル、スタート、およびSFD挿入 2.9.1.1.2. 送信元アドレスの挿入 2.9.1.1.3. Length/Typeフィールドの処理 2.9.1.1.4. フレームパディング 2.9.1.1.5. フレーム・チェック・シーケンス (CRC-32) の挿入 2.9.1.1.6. パケット間ギャップの生成と挿入
2.9.1.2. MAC ＲXデータパス x
2.9.1.2.1. RXプリアンブルのプロセシング 2.9.1.2.2. RX厳密SFDチェック 2.9.1.2.3. RX FCSチェック 2.9.1.2.4. RX不正形式パケットの処理 2.9.1.2.5. RXフレームからのPADバイトおよびFCSバイトの除去 2.9.1.2.6. RXアンダーサイズ・フレーム、オーバーサイズ・フレーム、および長さエラーのあるフレーム 2.9.1.2.7. パケット間ギャップ
2.9.1.3. PAUSEまたはプライオリティー・フロー・コントロール (PFC) を使用した輻輳およびフロー・コントロール x
2.9.1.3.1. XOFFフレーム送信をトリガーする条件 2.9.1.3.2. XOFFフレーム送信をトリガーする条件
2.9.1.6. リンク障害シグナリング x
2.9.1.6.1. リンク障害状態の判別
2.9.1.8. 1588 Precision Time Protocolインターフェイス x
2.9.1.8.1. イーサネット インテルFPGA IP 向けE タイル ハードIPを含む1588システムの実装 2.9.1.8.2. PTP送信機能 2.9.1.8.3. PTP受信機能 2.9.1.8.4. 1588 PTPバリエーション用の外付けTime-of-Dayモジュール 2.9.1.8.5. PTPタイムスタンプ形式およびTOD形式
2.9.2. PCS、OTN、FlexE、およびカスタムPCSモード x
2.9.2.1. PCS Onlyモード 2.9.2.2. OTNモード 2.9.2.3. FlexEモード 2.9.2.4. カスタムPCSモード
2.10. リセット x
2.10.1. リセットシーケンス
2.11. インターフェイスおよび信号 x
2.11.1. ユーザーロジックへのTX MACインターフェイス 2.11.2. ユーザーロジックへのRX MACインターフェイス 2.11.3. ユーザーロジックへのTX PCSインターフェイス 2.11.4. ユーザーロジックへのRX PCSインターフェイス 2.11.5. FlexEおよびOTNモードのTXインターフェイス 2.11.6. FlexEおよびOTNモードのRXインターフェイス 2.11.7. ユーザーロジックへのTXカスタムPCSインターフェイス 2.11.8. ユーザーロジックへのRXカスタムPCSインターフェイス 2.11.9. PMA Direct Interface 2.11.10. Custom Rate Interface 2.11.11. Deterministic Latency Interface 2.11.12. 1588 PTP Interface 2.11.13. イーサネット・リンクおよびトランシーバー信号 2.11.14. リコンフィグレーション・インターフェイスおよび信号 2.11.15. その他のステータスとデバッグ信号 2.11.16. リセット信号 2.11.17. クロック
2.11.14. リコンフィグレーション・インターフェイスおよび信号 x
2.11.14.1. イーサネット・リコンフィグレーション・インターフェイス 2.11.14.2. トランシーバー・リコンフィグレーション・インターフェイス 2.11.14.3. RS-FECリコンフィグレーション・インターフェイス 2.11.14.4. PTPリコンフィグレーション・インターフェイス
2.11.17. クロック x
2.11.17.1. クロック・ネットワークのユースケース
2.11.17.1. クロック・ネットワークのユースケース x
2.11.17.1.1. シングル25Gイーサネット・チャネル (FEC付き) 2.11.17.1.2. シングル10Gイーサネット・チャネル (FECなし) 2.11.17.1.3. シングルFECブロック内の4つの25Gイーサネット・チャネル (FEC付き) 2.11.17.1.4. イーサネット25G x 4 (FECがオフ) 2.11.17.1.5. 10/25Gイーサネット・チャネル (PTP付き、外部AIBクロッキングなし) 2.11.17.1.6. 25Gイーサネット・チャネル (PTPおよび外部AIBクロッキング付き) 2.11.17.1.7. 100Gイーサネット (集約FEC付き)
2.12. リコンフィグレーションおよびステータスレジスターの説明 x
2.12.1. Auto NegotiationおよびLink Trainingレジスター 2.12.2. PHYレジスター 2.12.3. TX MACレジスター 2.12.4. RX MACレジスター 2.12.5. Pause and Priority- Based Flow Controlレジスター 2.12.6. TX Statistics Counterレジスター 2.12.7. RX Statistics Counterレジスター 2.12.8. 1588 PTP Registers 2.12.9. RS-FECレジスター 2.12.10. PMAレジスター
2.12.1. Auto NegotiationおよびLink Trainingレジスター x
2.12.1.1. ANLT Sequencer Config 2.12.1.2. ANLT Sequencer Status 2.12.1.3. Auto Negotiation Config Register 1 2.12.1.4. Auto Negotiation Config 2 2.12.1.5. Auto Negotiation Status Register 2.12.1.6. Auto Negotiation Config Register 3 2.12.1.7. Auto Negotiation Config Register 4 2.12.1.8. Auto Negotiation Config Register 5 2.12.1.9. Auto Negotiation Status Register 1 2.12.1.10. Auto Negotiation Status Register 2 2.12.1.11. Auto Negotiation Status Register 3 2.12.1.12. Auto Negotiation Status Register 4 2.12.1.13. Auto Negotiation Status Register 5 2.12.1.14. AN Channel Override 2.12.1.15. Link Training Config Register 1 2.12.1.16. Link Training Status Register 1 2.12.1.17. Link Training Config Register for Lane 0 2.12.1.18. Link Training Config Register for Lane 1 2.12.1.19. Link Training Config Register for Lane 2 2.12.1.20. Link Training Config Register for Lane 3
2.12.2. PHYレジスター x
2.12.2.1. PHY Module Revision ID 2.12.2.2. PHY Scratch Register 2.12.2.3. PHY Configuration 2.12.2.4. RX CDR PLL Locked 2.12.2.5. TX Datapath Ready 2.12.2.6. Frame Errors Detected 2.12.2.7. Clear Frame Errors 2.12.2.8. RX PCS Status for AN/LT 2.12.2.9. PCS Error Injection 2.12.2.10. Alignment Marker Lock 2.12.2.11. Change in RX PCS Deskew Status 2.12.2.12. BER Count 2.12.2.13. Transfer Ready (AIB reset) Status for EHIP, ELANE, and PTP Channels 2.12.2.14. EHIP, ELANE, and RS-FEC Reset Status 2.12.2.15. PCS Virtual Lane 0 2.12.2.16. PCS Virtual Lane 1 2.12.2.17. PCS Virtual Lane 2 2.12.2.18. PCS Virtual Lane 3 2.12.2.19. Recovered Clock Frequency in KHz 2.12.2.20. TX Clock Frequency in KHz 2.12.2.21. Configuration Fields for TX PLD 2.12.2.22. Status for TX PLDs 2.12.2.23. Status for Dynamic Deskew Buffer 2.12.2.24. Configuration for RX PLD Block 2.12.2.25. Configuration for RX PCS 2.12.2.26. BIP Counter 0 2.12.2.27. BIP Counter 1 2.12.2.28. BIP Counter 2 2.12.2.29. BIP Counter 3 2.12.2.30. BIP Counter 4 2.12.2.31. BIP Counter 5 2.12.2.32. BIP Counter 6 2.12.2.33. BIP Counter 7 2.12.2.34. BIP Counter 8 2.12.2.35. BIP Counter 9 2.12.2.36. BIP Counter 10 2.12.2.37. BIP Counter 11 2.12.2.38. BIP Counter 12 2.12.2.39. BIP Counter 13 2.12.2.40. BIP Counter 14 2.12.2.41. BIP Counter 15 2.12.2.42. BIP Counter 16 2.12.2.43. BIP Counter 17 2.12.2.44. BIP Counter 18 2.12.2.45. BIP Counter 19 2.12.2.46. Timer Window for Hi-BER Checks 2.12.2.47. Hi-BER Frame Errors 2.12.2.48. Error Block Count 2.12.2.49. Deskew Depth 0 2.12.2.50. Deskew Depth 1 2.12.2.51. Deskew Depth 2 2.12.2.52. Deskew Depth 3 2.12.2.53. RX PCS Test Error Count
2.12.3. TX MACレジスター x
2.12.3.1. TX MAC Module Revision ID 2.12.3.2. TX MAC Scratch Register 2.12.3.3. Link Fault Configuration 2.12.3.4. IPG Words to remove per Alignment Marker Period 2.12.3.5. Maximum TX Frame Size 2.12.3.6. TX MAC Configuration 2.12.3.7. EHIP TX MAC Feature Configuration 2.12.3.8. TX MAC Source Address Lower Bytes 2.12.3.9. TX MAC Source Address Higher Bytes
2.12.4. RX MACレジスター x
2.12.4.1. RX MAC Module Revision ID 2.12.4.2. RX MAC Scratch Register 2.12.4.3. Maximum RX Frame Size 2.12.4.4. RX CRC Forwarding 2.12.4.5. Link Fault Status 2.12.4.6. RX MAC Configuration 2.12.4.7. EHIP RX MAC Feature Configuration
2.12.5. Pause and Priority- Based Flow Controlレジスター x
2.12.5.1. TXSFC Module Revision ID 2.12.5.2. TX SFC Scratch Register 2.12.5.3. Enable TX Pause Ports 2.12.5.4. TX Pause Request 2.12.5.5. Enable Automatic TX Pause Retransmission 2.12.5.6. Retransmit Holdoff Quanta 2.12.5.7. Retransmit Pause Quanta 2.12.5.8. Enable TX XOFF 2.12.5.9. Enable Uniform Holdoff 2.12.5.10. Set Uniform Holdoff 2.12.5.11. Lower 4 bytes of the Destination address for Flow Control 2.12.5.12. Higher 2 bytes of the Destination address for Flow Control 2.12.5.13. Lower 4 bytes of the Source address for Flow Control frames 2.12.5.14. Higher 2 bytes of the Source address for Flow Control frames 2.12.5.15. TX Flow Control Feature Configuration 2.12.5.16. Pause Quanta 0 2.12.5.17. Pause Quanta 1 2.12.5.18. Pause Quanta 2 2.12.5.19. Pause Quanta 3 2.12.5.20. Pause Quanta 4 2.12.5.21. Pause Quanta 5 2.12.5.22. Pause Quanta 6 2.12.5.23. Pause Quanta 7 2.12.5.24. PFC Holdoff Quanta 0 2.12.5.25. PFC Holdoff Quanta 1 2.12.5.26. PFC Holdoff Quanta 2 2.12.5.27. PFC Holdoff Quanta 3 2.12.5.28. PFC Holdoff Quanta 4 2.12.5.29. PFC Holdoff Quanta 5 2.12.5.30. PFC Holdoff Quanta 6 2.12.5.31. PFC Holdoff Quanta 7 2.12.5.32. RXSFC Module Revision ID 2.12.5.33. RXSFC Scratch Register 2.12.5.34. Enable RX Pause Frame Processing 2.12.5.35. Forward Flow Control Frames 2.12.5.36. Lower 4 bytes of the Destination address for RX Pause Frames 2.12.5.37. Higher 2 bytes of the Destination address for RX Pause Frames 2.12.5.38. RX Flow Control Feature Configuration
2.12.6. TX Statistics Counterレジスター x
2.12.6.1. TX Statisticsレジスター
2.12.7. RX Statistics Counterレジスター x
2.12.7.1. RX Statisticsレジスター
3. EタイルCPRI PHYについて x
3.1. サポートしている機能 3.2. EタイルCPRI PHYインテルFPGA IP の概要 3.3. EタイルCPRI PHY デバイスファミリーのサポート 3.4. リソース使用率 3.5. リリース情報 3.6. EタイルCPRI PHYインテルFPGA IP コア デバイスのスピードグレードのサポート 3.7. 基本の使い方 3.8. パラメーター設定 3.9. 機能の説明 3.10. EタイルCPRI PHYインテルFPGA IP インターフェイス信号 3.11. レジスター
3.7. 基本の使い方 x
3.7.1. インテル® FPGA IPコアのインストールとライセンス取得 3.7.2. IPコアのパラメーターおよびオプションの指定 3.7.3. 生成ファイルの構造 3.7.4. EタイルCPRI PHYインテルFPGA IP チャネル配置 3.7.5. IPコア・テストベンチ 3.7.6. フルデザインのコンパイル
3.7.1. インテル® FPGA IPコアのインストールとライセンス取得 x
3.7.1.1. Intel® FPGA IP Evaluation Mode
3.9. 機能の説明 x
3.9.1. CPRI PHY機能ブロック
3.9.1. CPRI PHY機能ブロック x
3.9.1.1. EタイルNative PHY 3.9.1.2. ソフト・リセット・シーケンサー 3.9.1.3. レイテンシー測定
3.9.1.3. レイテンシー測定 x
3.9.1.3.1. 確定的レイテンシーの計算
3.10. EタイルCPRI PHYインテルFPGA IP インターフェイス信号 x
3.10.1. クロック信号 3.10.2. TX MIIインターフェイス 3.10.3. RX MIIインターフェイス 3.10.4. 64B/66Bラインレートのステータス・インターフェイス 3.10.5. シリアルI/Oピン 3.10.6. リコンフィグレーション・インターフェイス (Avalon-MM)
3.10.6. リコンフィグレーション・インターフェイス (Avalon-MM) x
3.10.6.1. CPRI PHYリコンフィグレーション・インターフェイス 3.10.6.2. トランシーバー・リコンフィグレーション・インターフェイス 3.10.6.3. RS-FECリコンフィグレーション・インターフェイス
3.11. レジスター x
3.11.1. PHYレジスター 3.11.2. CPRI PHYレジスター 3.11.3. PMAレジスター 3.11.4. RS-FECレジスター
3.11.3. PMAレジスター x
3.11.3.1. PMAキャリブレーション時間の最短化
1. EタイルハードIPユーザーガイドについて
2. イーサネット インテルFPGA IP向けEタイル ハードIPコアについて
3. EタイルCPRI PHYについて
4. E-Tile Channel Placement Tool
5. EタイルハードIPユーザーガイド・アーカイブ
6. Eタイル ハードIPユーザーガイド改訂履歴

2.11.2. ユーザーロジックへのRX MACインターフェイス

MAC+PCSバリエーションのイーサネット インテルFPGA IP向けEタイル ハードIP RXクライアント・インターフェイスでは、Avalon-STプロトコルを採用しています。Avalon-STプロトコルは、同期ポイントツーポイントの単方向インターフェイスであり、データストリームのプロデューサー (ソース) とデータのコンシューマー (シンク) を接続します。このインターフェイスの主なプロパティーは次の通りです。

  • パケット開始 (SOP) 信号およびパケット終了 (EOP) 信号でフレーム転送を区切ります。
  • SOPは常にMSB内に存在させる必要があります。これにより、インターフェイスでの着信データの解釈および処理が簡単になります。
  • valid信号によって信号をソースからシンクへ限定します。

RX MACはソースとして、クライアントはシンクとして受信方向で機能します。

表 23.  Avalon-ST RXクライアント・インターフェイス信号すべてのインターフェイス信号はRXクロックによってクロッキングされます。信号名は、標準のAvalon-ST信号で、わずかな違いによってバリエーションを示します。例 :
  • 単一の10GE/25GEチャネルを持つバリアントの場合 : i_sl_rx_data
  • 1つ以上のチャネルを持つバリアントの場合 : i_sl_rx_data[n-1:0]
  • 単一の100GEチャネルを持つバリアントの場合 : i_rx_data

名前

幅

説明

i_sl_clk_rx

i_sl_clk_rx[n-1:0]

i_clk_rx

各チャネルで1ビット

チャネルを駆動するIPコアのRXクロック。

o_sl_rx_data

o_sl_rx_data[n-1:0]

o_rx_data

各チャネルで64ビット (10G/25G)

512 ビット (100G)

RXデータ。最上位ビットはMSB、ビット0はLSBです。バイトは通常の左から右の順に読み出されます。IPコアによってバイト順が逆になり、イーサネット規格の要件が満たされます。

o_sl_rx_valid

o_sl_rx_valid[n-1:0]

o_rx_valid

各チャネルで1ビット

アサートされると、RXデータが有効であることを示します。SOP信号とEOP信号の間でのみ有効です。

この信号がディアサートされる可能性があるのは、SOP信号とEOP信号のアサートの間です。

o_sl_rx_empty

o_sl_rx_empty[n-1:0]

o_rx_empty

各チャネルで3ビット (10G/25G)

各チャネルで6ビット (100G)

RXデータ信号上の空のバイト数を示します。これは、EOP信号がアサートされたときに行われ、最下位バイト (LSB) から始まります。

o_sl_rx_startofpacket

o_sl_rx_startofpacket[n-1:0]

o_rx_startofpacket

各チャネルで1ビット

アサートされると、RXデータ信号によるパケット内データの最初のクロックサイクルの保持を示します (パケットの開始) 。IPコアによるこの信号のアサートは、各パケットで1クロックサイクルの間だけです。

SOP信号がアサートされると、RXデータのMSBによってパケットの開始が駆動されます。

o_sl_rx_endofpacket

o_sl_rx_endofpacket[n-1:0]

o_rx_endofpacket

各チャネルで1ビット

アサートされると、RXデータ信号によるパケット内データの最初のクロックサイクルの保持を示します (パケットの終了) 。IPコアによるこの信号のアサートは、各パケットで1クロックサイクルの間だけです。 SOP信号がアサートされると、RXデータのMSBによってパケットの終了が駆動されます。

サイズが小さいフレームの場合、または長さがちょうど64バイトのフレームの場合は、SOP信号とEOP信号のアサートは、同じクロックサイクルで行われることがあります。

o_sl_rx_error

o_sl_rx_error[n-1:0]

o_rx_error

各コントローラーで6 ビット クライアント・インターフェイス上で内容を送信中のイーサネット・フレーム内の特定のタイプのエラーを報告します。この信号は、EOPサイクル内でのみ有効です。

個々のビットによってさまざまなタイプのエラーが報告されます。

  • ビット [0] : 誤った形式のパケットエラー。このビットの値が1の場合は、パケットの形式に誤りがあります。 誤った形式のパケットがIPコアによって識別されるのは、制御文字のうち終端文字以外のものを受信した場合です。
  • ビット [1] : CRCエラー。このビットの値が1の場合、IPコアによってフレーム内のCRCエラーまたはエラー文字が検出されたということです。
  • ビット [2] : アンダーサイズ・フレーム。このビットの値が1の場合、フレームサイズは9バイトから63バイトです。このとき、IPコアでは、o_rx_error[1] を設定して、CRCエラーを通知します。

    IPコアでは、サイズが8バイト以下の着信フレームはフレームとして認識しないため、そのようなケースはここでは報告されません。プリアンブル・パススルーおよびCRC転送の設定が原因で、RX MACによってバイトが削除され、フレーム内に8バイト以下しか残らないと、IPコアではフレームを認識しないため、そのようなケースはここでは報告されません。フレームの形式が正しくない場合は、ここでは報告されません。

  • ビット [3] : オーバーサイズ・フレーム。このビットの値が1の場合、フレームサイズは、パラメーター・エディターの RX Maximum Frame Size パラメーター値として指定した最大フレームサイズまたは rx_max_frame_size RTLパラメーターで上書きしたものよりも大きくなります。

    フレームに誤りがある場合は、ここでは報告されません。

  • ビット [4] : ペイロード長エラー。このビットの値が1の場合、フレームで受信されたペイロードは、長さフィールドの値より短く、長さフィールドの値は1500バイト以下です。フレームがオーバーサイズまたはアンダーサイズの場合は、ここでは報告されません。フレームの形式に誤りがある場合は、ここでは報告されません。
  • ビット [5] : 予約済み。

o_sl_rxstatus_valid

o_sl_rxstatus_valid[n-1:0]

o_rxstatus_valid

各チャネルで1ビット アサートされると、 o_rxstatus_data が有効なデータを駆動していることを示します。

o_sl_rxstatus_data

o_sl_rxstatus_data[n-1:0]

o_rxstatus_data

各コントローラーで40ビット

受信フレームに関する情報を指定します。次のフィールドが定義されます。

  • [ビット39] : アサートされるとPFCフレームを示します。
  • [ビット38:36] : 予約済み
  • [ビット35] : アサートされるとPAUSEフレームを示します。
  • [ビット34] : アサートされるとControl (タイプは0x8808) フレームを示します。
  • [ビット33] : アサートされるとVLANフレームを示します。
  • [ビット32] : アサートされるとスタックVLANフレームを示します。
  • ビット [31:0] : 予約済み

o_sl_rx_pause

o_sl_rx_pause[n-1:0]

o_rx_pause

各チャネルで1ビット アサートされると、IPコアによってPAUSE XOFFフレームの受信がイーサネット・リンク上で行われたことを示します。IPコアによってこの信号がディアサートされるのは、PAUSE XOFF要求からのクアンタカウントが期限切れになった場合です。

パラメーター・エディターの Stop TX traffic when link partner sends pause パラメーターをYesの値に設定するか、 flow_control RTLパラメーターをsfc または both の値で上書きすると、TX MACでは、PAUSE XOFFフレームに応答してトラフィックを停止します。 この場合クアンタカウントは、IPコアによるトラフィックの停止中は減少します。

設定によってTX MACに指示して、PAUSE XOFFフレームに応答したトラフィックの停止がされない場合、クアンタカウンターは、TX MACクライアント・インターフェイス上の有効なサイクルごとに減少します。各クアンタでは512ビットを表します。したがって、カウンターの減少は、100Gバリエーションの場合、有効なクロックサイクルごとに2分の1です。

o_sl_rx_pfc

o_sl_rx_pfc[n-1:0]

o_rx_pfc

各コントローラーで8ビット ビットがアサートされると、IPコアによるPFC XOFFフレームのイーサネット・リンク上での受信が、対応するプライオリティー・キューに対して行われたことを示します。XOFFフレームのクアンタカウントが期限切れになると、IPコアによって各ビットがディアサートされます。PFCクアンタカウンターは、TX MACクライアント・インターフェイス上の有効なサイクルごとに減少します。各クアンタは512ビットを表します。したがって、カウンターの減少は、100Gバリエーションの場合、有効なクロックサイクルごとに2分の1です。つまり、パルス幅で示されるのは、キューのトラフィックで要求された一時停止の長さです。
図 36. RX MACクライアント・インターフェイスを使用したデータ受信

上の図で示しているのは、RX MACクライアント・インターフェイスを使用したデータ受信方法です。このインターフェイスは、Avalon-STインターフェイス仕様に準拠しています。

  • パケットの開始は、常に i_rx_data のバイトの左端からです。 (SOPは整列)
  • フレームが終了すると、 i_rx_empty の設定は、 i_rx_data の未使用のバイト数になります。開始は右 (バイト0) からです。
    • この例では、パケットの最後のサイクルの i_rx_data には、空のバイトが5つあります。
    • 最後のサイクルの最小バイト数は1です。
  • フレーミング・ポートおよびデータポートが有効なのは、 o_rx_data がHighの場合のみです。
注: インターフェイスでは直接のバックプレッシャーは受けません。
表 24.  o_rx_data内のRX MACフィールドの位置 (プリアンブル・パススルーがディスエーブルの場合)
100G

i_tx_data

 10G/25G

i_sl_tx_data

 MACフィールド 注
[511:504] [63:56]’ Dest Addr[47:40] 送信先アドレスの最初のオクテットは、開始フレーム区切り文字 (SFD) に従います。
[503:496] [55:48]’ Dest Addr[39:32]  
[495:488] [47:40]’ Dest Addr[31:24]  
[495:480] [39:32]’ Dest Addr[23:16]  
[479:472] [31:24]’ Dest Addr[15:8]  
[471:464] [23:16]’ Dest Addr[7:0]  
[463:456] [15:8]’ Src Addr[47:40]  
[455:448] [7:0]’ Src Addr[39:32]  
[447:440] [63:56] Src Addr[31:24]  
[439:432] [55:48] Src Addr[23:16]  
[431:424] [47:40] Src Addr[15:8]  
[423:416] [39:32] Src Addr[7:0]  
[415:408] [31:24] Length/Type[15:0]  
[407:400] [23:16] Length/Type[7:0]  
[399:0] [15:0] …  
図 37. RX MACステータスおよびエラーこの図で示しているのは、RXパケット到着時のステータスおよびエラー情報の表示方法です。

status validポートは、下位互換性のために提供されています。ただし、 o_rx_endofpacket がアサートされて有効な場合は常にアサートされます。

関連情報
レベル 2 の表題