インテルのみ表示可能 — GUID: zqd1519816598766
Ixiasoft
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2.11.10. Custom Rate Interface
イーサネット インテルFPGA IP向けEタイル ハードIP Custom Rate Interfaceが使用可能なのは、100GE or 1 to 4 10GE/25GE with optional RS-FEC and 1588 PTPバリエーションの10G/25Gチャネルに対してEnable custom rateをオンにしたときです。
この信号はイーサネットのハードロジックに接続されることはありません。使用可能なのは、実行時にPMAモードに切り替える必要がある場合です。
信号名 |
幅 | 説明 |
---|---|---|
i_sl_custom_cadence[ch-1:0] | 1 | カスタムデータvalid信号。 この信号の接続先は、使用するクロックレートと必要なクロックレートの比に対応する安定したデータ有効ケイデンスを生成するカウンター、またはトランシーバーTX FIFOの現在の占有率に基づいてデータ有効ケイデンスを増減するシステムです。 |
o_sl_txfifo_pfull[ch-1:0] | 1 | アサートされると、トランシーバーTX FIFOの一部がいっぱいであることを示します。この時点で、トランシーバーFIFOは、プログラムされたPartially Fullウォーターマークを超えています。 |
o_sl_txfifo_pempty[ch-1:0] | 1 | アサートされると、トランシーバーTX FIFOの一部が空であることを示します。この時点で、トランシーバーFIFOは、プログラムされたPartially Fullウォーターマークより下です。 |
o_sl_txfifo_overflow[ch-1:0] | 1 | アサートされると、トランシーバーのTX FIFOがオーバーフローし、リセットの必要があることを示します。 |
o_sl_txfifo_underflow[ch-1:0] | 1 | アサートされると、トランシーバーTX FIFOがアンダーフローし、リセットの必要があることを示します。 |