Eタイル ハードIPユーザーガイド: イーサネット インテルFPGA IP向けEタイル ハードIPおよび EタイルCPRI PHYインテルFPGA IP

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ID 683468
日付 5/17/2019
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ドキュメント目次
ドキュメント目次 x
1. EタイルハードIPユーザーガイドについて 2. イーサネット インテルFPGA IP向けEタイル ハードIPコアについて 3. EタイルCPRI PHYについて 4. E-Tile Channel Placement Tool 5. EタイルハードIPユーザーガイド・アーカイブ 6. Eタイル ハードIPユーザーガイド改訂履歴
2. イーサネット インテルFPGA IP向けEタイル ハードIPコアについて x
2.1. イーサネット インテルFPGA IP向けEタイル ハードIPのサポート機能 2.2. イーサネット インテルFPGA IP向けEタイル ハードIP の概要 2.3. IPコア・デバイス・ファミリーおよびスピードグレードのサポート 2.4. IPコアの検証 2.5. リソース使用率 2.6. リリース情報 2.7. 基本の使い方 2.8. イーサネット インテルFPGA IP向けEタイル ハードIP のパラメーター 2.9. 機能の説明 2.10. リセット 2.11. インターフェイスおよび信号 2.12. リコンフィグレーションおよびステータスレジスターの説明
2.3. IPコア・デバイス・ファミリーおよびスピードグレードのサポート x
2.3.1. イーサネット インテルFPGA IP向けEタイル ハードIP デバイスファミリーのサポート 2.3.2. イーサネット インテルFPGA IP向けEタイル ハードIPデバイスのスピードグレード
2.4. IPコアの検証 x
2.4.1. シミュレーション環境 2.4.2. コンパイルのチェック 2.4.3. ハードウェアのテスト
2.7. 基本の使い方 x
2.7.1. インテル® FPGA IPコアのインストールとライセンス取得 2.7.2. IPコアのパラメーターおよびオプションの指定 2.7.3. 生成ファイルの構造 2.7.4. IPコアのデザインへの統合 2.7.5. IPコア・テストベンチ 2.7.6. フルデザインのコンパイル
2.7.1. インテル® FPGA IPコアのインストールとライセンス取得 x
2.7.1.1. Intel® FPGA IP Evaluation Mode
2.7.4. IPコアのデザインへの統合 x
2.7.4.1. チャネル配置 2.7.4.2. ピン･アサインメント 2.7.4.3. クロック要件 2.7.4.4. 1588 PTP機能付きバリエーション用の外付けTime-of-Day-dayモジュール
2.7.4.1. チャネル配置 x
2.7.4.1.1. ガイドラインおよび制限
2.8. イーサネット インテルFPGA IP向けEタイル ハードIP のパラメーター x
2.8.1. パラメーター・エディターのパラメーター 2.8.2. RTLパラメーター
2.9. 機能の説明 x
2.9.1. イーサネット インテルFPGA IP向けEタイル ハードIPのMAC 2.9.2. PCS、OTN、FlexE、およびカスタムPCSモード 2.9.3. オートネゴシエーションおよびリンク・トレーニング 2.9.4. TXおよびRX RS-FEC 2.9.5. PMAダイレクトモード 2.9.6. ダイナミック・リコンフィグレーション
2.9.1. イーサネット インテルFPGA IP向けEタイル ハードIPのMAC x
2.9.1.1. MAC TXデータパス 2.9.1.2. MAC ＲXデータパス 2.9.1.3. PAUSEまたはプライオリティー・フロー・コントロール (PFC) を使用した輻輳およびフロー・コントロール 2.9.1.4. 一時停止制御および生成インターフェイス 2.9.1.5. 一時停止制御フレームのフィルタリング 2.9.1.6. リンク障害シグナリング 2.9.1.7. イーサネット送信の順序 2.9.1.8. 1588 Precision Time Protocolインターフェイス
2.9.1.1. MAC TXデータパス x
2.9.1.1.1. TXプリアンブル、スタート、およびSFD挿入 2.9.1.1.2. 送信元アドレスの挿入 2.9.1.1.3. Length/Typeフィールドの処理 2.9.1.1.4. フレームパディング 2.9.1.1.5. フレーム・チェック・シーケンス (CRC-32) の挿入 2.9.1.1.6. パケット間ギャップの生成と挿入
2.9.1.2. MAC ＲXデータパス x
2.9.1.2.1. RXプリアンブルのプロセシング 2.9.1.2.2. RX厳密SFDチェック 2.9.1.2.3. RX FCSチェック 2.9.1.2.4. RX不正形式パケットの処理 2.9.1.2.5. RXフレームからのPADバイトおよびFCSバイトの除去 2.9.1.2.6. RXアンダーサイズ・フレーム、オーバーサイズ・フレーム、および長さエラーのあるフレーム 2.9.1.2.7. パケット間ギャップ
2.9.1.3. PAUSEまたはプライオリティー・フロー・コントロール (PFC) を使用した輻輳およびフロー・コントロール x
2.9.1.3.1. XOFFフレーム送信をトリガーする条件 2.9.1.3.2. XOFFフレーム送信をトリガーする条件
2.9.1.6. リンク障害シグナリング x
2.9.1.6.1. リンク障害状態の判別
2.9.1.8. 1588 Precision Time Protocolインターフェイス x
2.9.1.8.1. イーサネット インテルFPGA IP 向けE タイル ハードIPを含む1588システムの実装 2.9.1.8.2. PTP送信機能 2.9.1.8.3. PTP受信機能 2.9.1.8.4. 1588 PTPバリエーション用の外付けTime-of-Dayモジュール 2.9.1.8.5. PTPタイムスタンプ形式およびTOD形式
2.9.2. PCS、OTN、FlexE、およびカスタムPCSモード x
2.9.2.1. PCS Onlyモード 2.9.2.2. OTNモード 2.9.2.3. FlexEモード 2.9.2.4. カスタムPCSモード
2.10. リセット x
2.10.1. リセットシーケンス
2.11. インターフェイスおよび信号 x
2.11.1. ユーザーロジックへのTX MACインターフェイス 2.11.2. ユーザーロジックへのRX MACインターフェイス 2.11.3. ユーザーロジックへのTX PCSインターフェイス 2.11.4. ユーザーロジックへのRX PCSインターフェイス 2.11.5. FlexEおよびOTNモードのTXインターフェイス 2.11.6. FlexEおよびOTNモードのRXインターフェイス 2.11.7. ユーザーロジックへのTXカスタムPCSインターフェイス 2.11.8. ユーザーロジックへのRXカスタムPCSインターフェイス 2.11.9. PMA Direct Interface 2.11.10. Custom Rate Interface 2.11.11. Deterministic Latency Interface 2.11.12. 1588 PTP Interface 2.11.13. イーサネット・リンクおよびトランシーバー信号 2.11.14. リコンフィグレーション・インターフェイスおよび信号 2.11.15. その他のステータスとデバッグ信号 2.11.16. リセット信号 2.11.17. クロック
2.11.14. リコンフィグレーション・インターフェイスおよび信号 x
2.11.14.1. イーサネット・リコンフィグレーション・インターフェイス 2.11.14.2. トランシーバー・リコンフィグレーション・インターフェイス 2.11.14.3. RS-FECリコンフィグレーション・インターフェイス 2.11.14.4. PTPリコンフィグレーション・インターフェイス
2.11.17. クロック x
2.11.17.1. クロック・ネットワークのユースケース
2.11.17.1. クロック・ネットワークのユースケース x
2.11.17.1.1. シングル25Gイーサネット・チャネル (FEC付き) 2.11.17.1.2. シングル10Gイーサネット・チャネル (FECなし) 2.11.17.1.3. シングルFECブロック内の4つの25Gイーサネット・チャネル (FEC付き) 2.11.17.1.4. イーサネット25G x 4 (FECがオフ) 2.11.17.1.5. 10/25Gイーサネット・チャネル (PTP付き、外部AIBクロッキングなし) 2.11.17.1.6. 25Gイーサネット・チャネル (PTPおよび外部AIBクロッキング付き) 2.11.17.1.7. 100Gイーサネット (集約FEC付き)
2.12. リコンフィグレーションおよびステータスレジスターの説明 x
2.12.1. Auto NegotiationおよびLink Trainingレジスター 2.12.2. PHYレジスター 2.12.3. TX MACレジスター 2.12.4. RX MACレジスター 2.12.5. Pause and Priority- Based Flow Controlレジスター 2.12.6. TX Statistics Counterレジスター 2.12.7. RX Statistics Counterレジスター 2.12.8. 1588 PTP Registers 2.12.9. RS-FECレジスター 2.12.10. PMAレジスター
2.12.1. Auto NegotiationおよびLink Trainingレジスター x
2.12.1.1. ANLT Sequencer Config 2.12.1.2. ANLT Sequencer Status 2.12.1.3. Auto Negotiation Config Register 1 2.12.1.4. Auto Negotiation Config 2 2.12.1.5. Auto Negotiation Status Register 2.12.1.6. Auto Negotiation Config Register 3 2.12.1.7. Auto Negotiation Config Register 4 2.12.1.8. Auto Negotiation Config Register 5 2.12.1.9. Auto Negotiation Status Register 1 2.12.1.10. Auto Negotiation Status Register 2 2.12.1.11. Auto Negotiation Status Register 3 2.12.1.12. Auto Negotiation Status Register 4 2.12.1.13. Auto Negotiation Status Register 5 2.12.1.14. AN Channel Override 2.12.1.15. Link Training Config Register 1 2.12.1.16. Link Training Status Register 1 2.12.1.17. Link Training Config Register for Lane 0 2.12.1.18. Link Training Config Register for Lane 1 2.12.1.19. Link Training Config Register for Lane 2 2.12.1.20. Link Training Config Register for Lane 3
2.12.2. PHYレジスター x
2.12.2.1. PHY Module Revision ID 2.12.2.2. PHY Scratch Register 2.12.2.3. PHY Configuration 2.12.2.4. RX CDR PLL Locked 2.12.2.5. TX Datapath Ready 2.12.2.6. Frame Errors Detected 2.12.2.7. Clear Frame Errors 2.12.2.8. RX PCS Status for AN/LT 2.12.2.9. PCS Error Injection 2.12.2.10. Alignment Marker Lock 2.12.2.11. Change in RX PCS Deskew Status 2.12.2.12. BER Count 2.12.2.13. Transfer Ready (AIB reset) Status for EHIP, ELANE, and PTP Channels 2.12.2.14. EHIP, ELANE, and RS-FEC Reset Status 2.12.2.15. PCS Virtual Lane 0 2.12.2.16. PCS Virtual Lane 1 2.12.2.17. PCS Virtual Lane 2 2.12.2.18. PCS Virtual Lane 3 2.12.2.19. Recovered Clock Frequency in KHz 2.12.2.20. TX Clock Frequency in KHz 2.12.2.21. Configuration Fields for TX PLD 2.12.2.22. Status for TX PLDs 2.12.2.23. Status for Dynamic Deskew Buffer 2.12.2.24. Configuration for RX PLD Block 2.12.2.25. Configuration for RX PCS 2.12.2.26. BIP Counter 0 2.12.2.27. BIP Counter 1 2.12.2.28. BIP Counter 2 2.12.2.29. BIP Counter 3 2.12.2.30. BIP Counter 4 2.12.2.31. BIP Counter 5 2.12.2.32. BIP Counter 6 2.12.2.33. BIP Counter 7 2.12.2.34. BIP Counter 8 2.12.2.35. BIP Counter 9 2.12.2.36. BIP Counter 10 2.12.2.37. BIP Counter 11 2.12.2.38. BIP Counter 12 2.12.2.39. BIP Counter 13 2.12.2.40. BIP Counter 14 2.12.2.41. BIP Counter 15 2.12.2.42. BIP Counter 16 2.12.2.43. BIP Counter 17 2.12.2.44. BIP Counter 18 2.12.2.45. BIP Counter 19 2.12.2.46. Timer Window for Hi-BER Checks 2.12.2.47. Hi-BER Frame Errors 2.12.2.48. Error Block Count 2.12.2.49. Deskew Depth 0 2.12.2.50. Deskew Depth 1 2.12.2.51. Deskew Depth 2 2.12.2.52. Deskew Depth 3 2.12.2.53. RX PCS Test Error Count
2.12.3. TX MACレジスター x
2.12.3.1. TX MAC Module Revision ID 2.12.3.2. TX MAC Scratch Register 2.12.3.3. Link Fault Configuration 2.12.3.4. IPG Words to remove per Alignment Marker Period 2.12.3.5. Maximum TX Frame Size 2.12.3.6. TX MAC Configuration 2.12.3.7. EHIP TX MAC Feature Configuration 2.12.3.8. TX MAC Source Address Lower Bytes 2.12.3.9. TX MAC Source Address Higher Bytes
2.12.4. RX MACレジスター x
2.12.4.1. RX MAC Module Revision ID 2.12.4.2. RX MAC Scratch Register 2.12.4.3. Maximum RX Frame Size 2.12.4.4. RX CRC Forwarding 2.12.4.5. Link Fault Status 2.12.4.6. RX MAC Configuration 2.12.4.7. EHIP RX MAC Feature Configuration
2.12.5. Pause and Priority- Based Flow Controlレジスター x
2.12.5.1. TXSFC Module Revision ID 2.12.5.2. TX SFC Scratch Register 2.12.5.3. Enable TX Pause Ports 2.12.5.4. TX Pause Request 2.12.5.5. Enable Automatic TX Pause Retransmission 2.12.5.6. Retransmit Holdoff Quanta 2.12.5.7. Retransmit Pause Quanta 2.12.5.8. Enable TX XOFF 2.12.5.9. Enable Uniform Holdoff 2.12.5.10. Set Uniform Holdoff 2.12.5.11. Lower 4 bytes of the Destination address for Flow Control 2.12.5.12. Higher 2 bytes of the Destination address for Flow Control 2.12.5.13. Lower 4 bytes of the Source address for Flow Control frames 2.12.5.14. Higher 2 bytes of the Source address for Flow Control frames 2.12.5.15. TX Flow Control Feature Configuration 2.12.5.16. Pause Quanta 0 2.12.5.17. Pause Quanta 1 2.12.5.18. Pause Quanta 2 2.12.5.19. Pause Quanta 3 2.12.5.20. Pause Quanta 4 2.12.5.21. Pause Quanta 5 2.12.5.22. Pause Quanta 6 2.12.5.23. Pause Quanta 7 2.12.5.24. PFC Holdoff Quanta 0 2.12.5.25. PFC Holdoff Quanta 1 2.12.5.26. PFC Holdoff Quanta 2 2.12.5.27. PFC Holdoff Quanta 3 2.12.5.28. PFC Holdoff Quanta 4 2.12.5.29. PFC Holdoff Quanta 5 2.12.5.30. PFC Holdoff Quanta 6 2.12.5.31. PFC Holdoff Quanta 7 2.12.5.32. RXSFC Module Revision ID 2.12.5.33. RXSFC Scratch Register 2.12.5.34. Enable RX Pause Frame Processing 2.12.5.35. Forward Flow Control Frames 2.12.5.36. Lower 4 bytes of the Destination address for RX Pause Frames 2.12.5.37. Higher 2 bytes of the Destination address for RX Pause Frames 2.12.5.38. RX Flow Control Feature Configuration
2.12.6. TX Statistics Counterレジスター x
2.12.6.1. TX Statisticsレジスター
2.12.7. RX Statistics Counterレジスター x
2.12.7.1. RX Statisticsレジスター
3. EタイルCPRI PHYについて x
3.1. サポートしている機能 3.2. EタイルCPRI PHYインテルFPGA IP の概要 3.3. EタイルCPRI PHY デバイスファミリーのサポート 3.4. リソース使用率 3.5. リリース情報 3.6. EタイルCPRI PHYインテルFPGA IP コア デバイスのスピードグレードのサポート 3.7. 基本の使い方 3.8. パラメーター設定 3.9. 機能の説明 3.10. EタイルCPRI PHYインテルFPGA IP インターフェイス信号 3.11. レジスター
3.7. 基本の使い方 x
3.7.1. インテル® FPGA IPコアのインストールとライセンス取得 3.7.2. IPコアのパラメーターおよびオプションの指定 3.7.3. 生成ファイルの構造 3.7.4. EタイルCPRI PHYインテルFPGA IP チャネル配置 3.7.5. IPコア・テストベンチ 3.7.6. フルデザインのコンパイル
3.7.1. インテル® FPGA IPコアのインストールとライセンス取得 x
3.7.1.1. Intel® FPGA IP Evaluation Mode
3.9. 機能の説明 x
3.9.1. CPRI PHY機能ブロック
3.9.1. CPRI PHY機能ブロック x
3.9.1.1. EタイルNative PHY 3.9.1.2. ソフト・リセット・シーケンサー 3.9.1.3. レイテンシー測定
3.9.1.3. レイテンシー測定 x
3.9.1.3.1. 確定的レイテンシーの計算
3.10. EタイルCPRI PHYインテルFPGA IP インターフェイス信号 x
3.10.1. クロック信号 3.10.2. TX MIIインターフェイス 3.10.3. RX MIIインターフェイス 3.10.4. 64B/66Bラインレートのステータス・インターフェイス 3.10.5. シリアルI/Oピン 3.10.6. リコンフィグレーション・インターフェイス (Avalon-MM)
3.10.6. リコンフィグレーション・インターフェイス (Avalon-MM) x
3.10.6.1. CPRI PHYリコンフィグレーション・インターフェイス 3.10.6.2. トランシーバー・リコンフィグレーション・インターフェイス 3.10.6.3. RS-FECリコンフィグレーション・インターフェイス
3.11. レジスター x
3.11.1. PHYレジスター 3.11.2. CPRI PHYレジスター 3.11.3. PMAレジスター 3.11.4. RS-FECレジスター
3.11.3. PMAレジスター x
3.11.3.1. PMAキャリブレーション時間の最短化
1. EタイルハードIPユーザーガイドについて
2. イーサネット インテルFPGA IP向けEタイル ハードIPコアについて
3. EタイルCPRI PHYについて
4. E-Tile Channel Placement Tool
5. EタイルハードIPユーザーガイド・アーカイブ
6. Eタイル ハードIPユーザーガイド改訂履歴

3.11.1. PHYレジスター

表 89.  PHYレジスター
アドレス ビット パラメーター名 説明 アクセス リセット
0x310 5 set_data_lock データロックの設定

1 : PLLをデータに強制的にロックします。

 RW 0x0
4 set_ref_lock refロックの設定

1 : PLLをリファレンスに強制的にロックします

 RW 0x0
2 soft_rx_rst ソフトRXPリセット

1 : RX PCSおよびRX MACをリセットします。

 RW 0x0
1 soft_tx_rst ソフトTXPリセット

1 : TX PCSおよびTX MACをリセットします。

 RW 0x0
0 eio_sys_rst イーサネットIOシステムリセット

1 : IPコア (TXおよびRX MAC、イーサネット・リコンフィグレーション・レジスター、PCS、およびトランシーバー) をリセットします。

 RW 0x0
0x321 3:0 eio_freq_lock クロック・データ・リカバリー (CDR) PLLロック

1 : 対応する物理レーンのCDRは、10Gおよび25Gリンクのリファレンスにロックされています。

 RO 0x0
0x30E 9 use_aligner RX PCSアラインメントの使用

1 : RX PCSのアライナーがオンのとき着信データを調整します。

0 : RX PCSでは、整列データの受信を予想し、その内部アラインメント・ロジックはバイパスされます。

  • 電源投入後、このレジスターはデフォルト値の0になります。
  • i_csr_rst_n の後、このレジスターは Select Ethernet IP Layers パラメーターに応じて設定されます。
  • RS-FECを含むすべてのモードで、このレジスターの設定は0になっています。
  • RS-FECを含まないすべてのモードで、このレジスターの設定は1になっています。
 RW 0x0
0x322 0 tx_pcs_ready TX ready

1 : TXデータパスはリセットから復帰し、安定状態であり、readyです。

 RO 0x0
0x323 19:0 frmerr フレームエラー検出

1 : 対応するレーンでフレームエラーが検出されました。

  • シングルレーンの場合、ビット0のみが使用されます。
  • このビットはスティッキーであり、 sclr_frame_error をアサートしてクリアする必要があります。
RO 0x0
0x324 0 clr_frmerr PHYフレームエラーをクリアします。

1 : すべてのスティッキー・フレーム・エラー・ビットを0に戻します。

 RW 0x0
0x325 19 rx_pcs_in_rst RX PCSのリセット

1: RX PCSをリセットします。

  • 電源投入後および i_csr_rst_n がアサートされた後、デフォルト値の0になります。
RW 0x1
17 tx_pcs_in_rst TX PCSのリセット

1 : TX PCSをリセットします。

  • 電源投入後および i_csr_rst_n がアサートされた後、デフォルト値の0になります。
RW 0x1
14 force_hip_ready ハードIPレディのオーバーライド

1 : ハードIPレディのすべての条件が満たされていない場合でも、 force_hip_ready をアサートします。

  • force_hip_ready の条件の1つは、コンフィグレーション読み込みの完了であることに注意してください。コンフィグレーション・ロジックに問題がある場合、 force_hip_ready が有効にならない場合があります。
  • この機能は、テストとデバッグにのみ提供されています。
  • 電源投入後および i_csr_rst_n がアサートされた後、デフォルト値の0になります。
RW 0x0
2 trst TXデータパスリセット

1 : TX PLD、TX MAC、およびTX PCSを含む、TXデータパスをリセット状態で保持します。

  • i_tx_rst_n ポートと同じ機能を実行します。
  • このリセットがアクティブである間、 o_tx_rst がアサートされます
  • TX MAC統計をリセットしません。
  • リセットのアサートとディアサートの間隔を空けて、消費電力の急激な変化を防いでください。
  • 電源投入後および i_csr_rst_n がアサートされた後、デフォルト値の0になります。
RW 0x0
0 rrst RXデータパスリセット

1 : RX PLD、RX MAC、およびRX PCSを含む、RXデータパスをリセット状態で保持します。

  • i_rx_rst_n ポートと同じ機能を実行します。
  • このリセットがアクティブである間、 o_rx_rst がアサートされます。
  • RX MAC統計をリセットしません。
  • リセットのアサートとディアサートの間隔を空けて、消費電力の急激な変化を防いでください。
  • 電源投入後、デフォルト値の1になります。
  • 電源投入および i_csr_rst_n のアサート後にデフォルト値の0になります。
RW 0x0
0x326 1 hi_ber Hi-BER

1 : 1つ以上の仮想レーンがHi-BER状態です。

 RO 0x0
0 rx_aligned RX PCSの完全な整列

1：RX PCSは完全に整列しており、データのデコード開始の準備ができています。

 RO 0x0
0x32A 31:0 count BERカウント
  • 32ビットカウント。コアが BER_BAS_SH 状態になるたびに増加します。
  • 最大カウントに達するとロールオーバーします。
  • チャネルのリセット時にクリアされます。
  • スナップショットまたはRXシャドウ要求を使用してキャプチャできます。
 RO 0x0
0x32B 19:16 ehip_rx_transfer_ready EHIP/ELANE RXチャネル転送Readyステータス

1 : transfer_ready は1です。

RO 0x0
3:0 ehip_tx_transfer_ready EHIP/ELANE TXチャネル転送Readyステータス

1 : transfer_ready は1です。

RO 0x0
0x341 31:0 khz_rx 回復クロック周波数

回復クロック周波数/100 (KHz)

 RO 0x0
0x342 31:0 khz_tx TXクロック周波数

TXクロック周波数/100 (KHz)

 RO 0x0
0x351 24 err_tx_avst_fifo_overflow TX AVST FIFOオーバーフロー
  • FIFOがフルの間に書き込まれたことを示します。
  • オーバーフローは発生しません。発生した場合は、 i_valid の駆動方法に問題があることを示しています。
  • このビットは、アサートされると、 i_clear_internal_error ポートがアサートされてクリアされるまで値を保持します。
  • このビットのポーリングは必要ありません。この信号がHighになると o_internal_err がアサートされます。
RO 0x0
23 err_tx_avst_fifo_empty TX AVST FIFOが予期せず空になりました
  • TX FIFOが空になるとアサートします (読み出しイネーブルには無関係)。
  • MACモードの場合は適用しません。
  • オーバーフローは発生しません。発生した場合は、 i_valid の駆動方法に問題があることを示しています。
RO 0x1
22 err_tx_avst_fifo_underflow TX AVST FIFOアンダーフロー
  • 定常状態の読み出しが確立された後、空のときにFIFOが読み出されたことを示します。
  • アンダーフローは発生しません。発生した場合は、 i_valid の駆動方法に問題があることを示しています。
  • このビットは、アサートされると、 i_clear_internal_error ポートがアサートされるか、TXデータパスがリセットされるまで値を保持します。
  • このビットのポーリングは必要ありません。この信号がHighになると o_internal_err がアサートされます。
RO 0x0
0x360 20 use_hi_ber_monitor Hi-BERモニターのイネーブル

0 : Hi-BERモニターをオフにします。

1 : Hi-BERモニターをオンにします。
  • Hi-BERモニターは、デフォルトでオンになっています。これは、標準コンプライアンスに使用されるためです。
  • Hi-BERは、オートネゴシエーションをサポートするために必要であり、通常、不十分なリンク状態を報告するために使用されます。
  • Hi-BERモニターがオンの場合、Hi-BER状態が検出されると、PCSによって受信データがLocal Faultブロックに置き換えられます。
  • Hi-BERモニターをディスエーブルするのは、RXデータのモニターが、Hi-BER状態中に必要な場合です。
  • 電源投入時、このレジスターはデフォルト値の0になります。
  • i_csr_rst_n がアサートされた後、レジスターは、 hi_ber_monitor モジュール・パラメーターで指定された値に設定されます。
RW 0x0
0x37A 20:0 cycles BER測定のタイマーウィンドウ

クロックサイクルでBER測定のタイマーウィンドウを設定します。

Ethernet Standard (IEEE 802.3) では、各レートのHi-BER測定に必要な時間を定義しています。この時間は、クロックサイクルに変換する必要があります。精度は、指定時間の +1％から -25％以内で行ってください。
注: 使用しているクロックレートが、サイクルカウントの計算に使用するクロックレートと異なる場合は、サイクルカウントを基準化する必要があります。
  • 100GBASE-R4: 21'd201415 (Clause 82、402.3 MHzの時0.5ms +1%、-25%)
  • 25GBASE-R1: 21'd806451 (Clause 107、402.3 MHzの時2.0 ms +1%, -25%)
  • 10GBASE-R1: 21'd20141 (Clause 49、161.13 MHzの時0.125ms +1%、-25%)
  • 10GBASE-R1: 21'd50403 (Clause 49、402.83 MHzの時0.125ms +1%、-25%)

RX PCSのリセットが、この値の変更後に必要です。

 RW 0x312C7
0x37B 6:0 count Hi-BERフレームエラー

hi_ber をトリガーするBERカウントを設定します。

Ethernet Standard (IEEE 802.3) では、 ber_invalid_count をレートに基づいて適正に定義しています。
  • 100GBASE-R4: 7'd97 (Clause 82)
  • 25GBASE-R1: 7'd97 (Clause 107)
  • 10GBASE-R1: 7'd16 (Clause 49)

RX PCSのリセットが、この値の変更後に必要です。

 RW 0x61
0x37C 31:0 count エラーブロックのカウント
  • RX PCSデコーダーによって生成されたエラーブロック数をカウントします。
  • RX PCSデコーダーが使用され、アラインメントが達成された場合にのみ有効です。
  • エラーブロックは、リモートリンクから受信する場合と、Ethernet Standard 64B66Bエンコーディング仕様の違反によって生成される場合があります。
  • カウンター幅は32ビットで、最大カウントに達するとロールオーバーします。
  • カウンターがリセットされるのは、RXデータパスまたはRX PCSがリセットされた場合です。
 RO 0x0
レベル 2 の表題