インテルのみ表示可能 — GUID: dde1552425951063
Ixiasoft
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3.7.3. 生成ファイルの構造
デザイン例のファイル構造に関する詳しい情報は、 E-tile Hard IP Intel Stratix 10 FPGA IP Design Example User Guideを参照してください。
ファイル名 |
説明 |
---|---|
<your_ip>.ip | プラットフォーム・デザイナー・システムまたはトップレベルのIPバリエーション・ファイルです。<your_ip> は、ご使用のIPバリエーションの名前です。 |
<your_ip>.cmp | VHDL Component Declaration (.cmp) ファイルは、テキストファイルです。含まれているローカル・ジェネリックおよびポート定義は、VHDLデザインファイルで使用します。 |
<your_ip>.html | 接続情報、接続先の各マスターに対する各スレーブのアドレスを示すメモリーマップ、およびパラメーター・アサインメントを含むレポートです。 |
<your_ip>_generation.rpt | IPまたはプラットフォーム・デザイナー生成のログファイルです。IP生成時のメッセージがまとめられています。 |
<your_ip>.qgsimc | インクリメンタル再生をサポートするシミュレーション・パラメーターを一覧表示します。 |
<your_ip>.qgsynthc | インクリメンタル再生をサポートする合成パラメーターを一覧表示します。 |
<your_ip>.qip | IPコンポーネントを インテル® Quartus® Prime開発ソフトウェアで統合およびコンパイルするために必要なIPコンポーネントに関するすべての情報を含みます。 |
<your_ip>.sopcinfo | プラットフォーム・デザイナー・システムでの接続およびIPコンポーネントのパラメーター化について説明します。IPコンポーネント用ソフトウェア・ドライバーの開発時に、内容を解析して要件を取得します。 Nios® IIツールチェーンのようなダウンストリーム・ツールでこのファイルを使用します。 Nios® IIツールチェーン用に生成される .sopcinfo ファイルおよび system.h ファイルには、各スレーブにアクセスする各マスターに対するアドレスマップ情報が含まれます。異なるマスターには、特定のスレーブ・コンポーネントにアクセスするために異なるアドレスマップがある場合があります。 |
<your_ip>.csv | IPコンポーネントのアップグレード・ステータスに関する情報を含みます。 |
<your_ip>.spd | 入力ファイルです。これによって、 ip-make-simscript では、サポートされるシミュレーターに対するシミュレーション・スクリプトの生成を行います。.spd ファイルに含まれているのは、シミュレーション向けに生成されたファイルの一覧のほか、ユーザーが初期化できるメモリーについての情報です。 |
<your_ip>_bb.v | Verilogブラックボックス (_bb.v) ファイルは、ブラックボックスとして使用する空のモジュール宣言として使用できます。 |
<your_ip>_inst.v または _inst.vhd | HDLのテンプレート・インスタンス例です。このファイルの内容をHDLファイルにコピーして貼り付けて、IPバリエーションをインスタンス化します。 |
<your_ip>.regmap | IPにレジスター情報が含まれている場合、.regmap ファイルが生成されます。 .regmap ファイルは、マスターおよびスレーブ・インターフェイスのレジスターマップ情報を記述しています。このファイルでは、 .sopcinfo ファイルを補完するために、システムに関するより詳細なレジスター情報を提供しています。これにより、System Consoleでのレジスター・ディスプレイ表示およびユーザーによるカスタマイズ可能な統計が可能になります。 |
<your_ip>.svd | ハード・プロセッサー・システム (HPS) System Debugツールで、プラットフォーム・デザイナー・システム内でHPSに接続しているペリフェラルのレジスターマップが表示できるようにします。 合成中、System Consoleマスターに表示されるスレーブ・インターフェイスの .svd ファイルは、デバッグ・セクションの .sof ファイルに格納されます。System Consoleでは、このセクションを読み出し、プラットフォーム・デザイナーでは、そのセクションのクエリーをレジスターマップ情報に対して実行します。システムスレーブの場合は、プラットフォーム・デザイナーによるレジスターへのアクセスは名前で行われます。 |
<your_ip>.v または <your_ip>.vhd | HDLファイルです。各サブモジュールまたは子IPコアをインスタンス化を合成またはシミュレーション用に行います。 |
mentor/ | ModelSim* スクリプトである msim_setup.tcl が含まれ、シミュレーションを設定、実行します。 |
synopsys/vcs/ synopsys/vcsmx/ |
シェルスクリプトである vcs_setup.sh が含まれ、VCS* シミュレーションを設定、実行します。 シェルスクリプトである vcsmx_setup.sh および synopsys_sim.setup ファイルが含まれ、VCS MX* シミュレーションを設定、実行します。 |
cadence/ | シェルスクリプトであるncsim_setup.sh およびその他の設定ファイルが含まれ、NCSIM*シミュレーションを設定、実行します。 |
submodules/ | IPコア・サブモジュールのHDLファイルが含まれています。 |
<child IP cores>/ | 生成されたそれぞれの子IPコア・ディレクトリーに対して、プラットフォーム・デザイナーによって synth/ および sim/ サブディレクトリーが生成されます。 |