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1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPについて
2. High Bandwidth Memoryの概要
3. インテル® Stratix® 10 HBM2のアーキテクチャー
4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPの作成とパラメーター化
5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
6. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのインターフェイス
7. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerのパフォーマンス
8. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドのアーカイブ
9. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドの改訂履歴
4.2.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのGeneralパラメーター
4.2.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのFPGA I/Oパラメーター
4.2.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのControllerパラメーター
4.2.4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのDiagnosticパラメーター
4.2.5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのExample Designsパラメーター
5.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのデザイン例
5.2. ModelSim* およびQuesta* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
5.3. Synopsys VCS* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
5.4. Riviera-PRO* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
5.5. Cadence NCSim*によるHigh Bandwidth Memory (HBM2) Interface FPGA IPのシミュレーション
5.6. Cadence Xcelium* Parallel SimulatorによるHigh Bandwidth Memory (HBM2) Interface FPGA IPのシミュレーション
5.7. 高効率のためのHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
5.8. ユーザー・プロジェクトでインスタンス化されたHigh Bandwidth Memory (HBM2) Interface IPのシミュレーション
7.1. High Bandwidth Memory (HBM2) DRAMの帯域幅
7.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IP HBM2 IPの効率
7.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのレイテンシー
7.4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのタイミング
7.5. High Bandwidth Memory (HBM2) Interface Inte FPGA IP DRAM温度の読み取り
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7.4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのタイミング
HBM2メモリー・インターフェイスの最大周波数は、 インテル® Stratix® 10デバイスのスピードグレードに基づきます。最大コア・インターフェイス周波数が制限される周波数では、コアロジックによってタイミングが満たされます。
HBM2の効率を最大限に高めるために、ユーザーロジックがデザインのベスト・プラクティスに従っていることを確認してください。AXIマスターとスレーブとの入出力信号間の組み合わせパスを避けるように注意してください。パイプライン・レジスターを必要に応じて追加し、タイミングが重要なパスではロジックレベルを削減して、コアタイミング要件が正常に満たされるようにします。Backpressure Latency機能を使用すると、最大で2つのレジスターステージを、ユーザー・インターフェイスとHBM2 IPとの間に追加できます。Backpressure Latencyについて詳しくは、ユーザーロジックからHBM2 Controller AXI Interfaceへのタイミングの改善 を参照してください。
次のドキュメントで詳しく説明している インテル® Stratix® 10デバイス・アーキテクチャーとデザイン手法を採用すると、最良のコア・パフォーマンスを達成できます。
- インテル® Stratix® 10高性能デザイン・ハンドブック
- インテル® Quartus® Primeプロ・エディション: デザイン最適化 インテル® Quartus® Primeプロ・エディション 内タイミング収束と最適化 の章