High Bandwidth Memory (HBM2) Interface Intel® FPGA IPユーザーガイド

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ID 683189
日付 10/05/2020
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ドキュメント目次
ドキュメント目次 x
1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPについて 2. High Bandwidth Memoryの概要 3. インテル® Stratix® 10 HBM2のアーキテクチャー 4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPの作成とパラメーター化 5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 6. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのインターフェイス 7. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerのパフォーマンス 8. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドのアーカイブ 9. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドの改訂履歴
1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPについて x
1.1. リリース情報
2. High Bandwidth Memoryの概要 x
2.1. インテル® Stratix® 10デバイスのHBM2 2.2. HBM2 DRAMの構造 2.3. インテル® Stratix® 10 HBM2の機能 2.4. インテル® Stratix® 10 HBM2コントローラーの機能
3. インテル® Stratix® 10 HBM2のアーキテクチャー x
3.1. インテル® Stratix® 10 HBM2の概要 3.2. インテル® Stratix® 10 UIBのアーキテクチャー 3.3. インテル® Stratix® 10 HBM2コントローラーのアーキテクチャー
3.3. インテル® Stratix® 10 HBM2コントローラーのアーキテクチャー x
3.3.1. インテル® Stratix® 10 HBM2コントローラーの詳細
4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPの作成とパラメーター化 x
4.1. High Bandwidth Memory (HBM2) Interface FPGA IP向け インテル® Quartus® Primeプロ・エディション・プロジェクトの作成 4.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのパラメーター化 4.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのピン・プランニング
4.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのパラメーター化 x
4.2.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのGeneralパラメーター 4.2.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのFPGA I/Oパラメーター 4.2.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのControllerパラメーター 4.2.4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのDiagnosticパラメーター 4.2.5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのExample Designsパラメーター
5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション x
5.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのデザイン例 5.2. ModelSim* およびQuesta* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 5.3. Synopsys VCS* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 5.4. Riviera-PRO* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 5.5. Cadence NCSim*によるHigh Bandwidth Memory (HBM2) Interface FPGA IPのシミュレーション 5.6. Cadence Xcelium* Parallel SimulatorによるHigh Bandwidth Memory (HBM2) Interface FPGA IPのシミュレーション 5.7. 高効率のためのHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 5.8. ユーザー・プロジェクトでインスタンス化されたHigh Bandwidth Memory (HBM2) Interface IPのシミュレーション
6. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのインターフェイス x
6.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのハイレベルブロック図 6.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerインターフェイス信号 6.3. ユーザーAXIインターフェイスのタイミング 6.4. ユーザーAPBインターフェイスのタイミング 6.5. HBM2 Controllerへのユーザー制御アクセス 6.6. ソフトAXIスイッチ
6.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerインターフェイス信号 x
6.2.1. クロック信号 6.2.2. リセット信号 6.2.3. キャリブレーション・ステータス信号 6.2.4. メモリー・インターフェイス信号 6.2.5. ユーザー・インターフェイス信号 6.2.6. AXIユーザー・インターフェイス信号 6.2.7. サイドバンドAPBインターフェイス 6.2.8. Avalon® Memory-Mapped (AVMM) インターフェイス信号
6.3. ユーザーAXIインターフェイスのタイミング x
6.3.1. AXI書き込みトランザクション AXI書き込みアドレス AXI書き込みデータ 書き込み応答チャネル 6.3.2. AXI読み出しトランザクション 6.3.3. ユーザーロジックからHBM2 Controller AXI Interfaceへのタイミングの改善
6.4. ユーザーAPBインターフェイスのタイミング x
6.4.1. Advanced Peripheral Busプロトコル 6.4.2. APB Interfaceのタイミング
6.5. HBM2 Controllerへのユーザー制御アクセス x
6.5.1. ユーザー制御のRefresh 6.5.2. 温度とキャリブレーション・ステータスの読み取り 6.5.3. Power Downステータス 6.5.4. ECC Errorステータス 6.5.5. ユーザー割り込み 6.5.6. ECCエラー訂正および検出
6.5.5. ユーザー割り込み x
6.5.5.1. 割り込みイネーブルと割り込み生成の条件 6.5.5.2. Interruptステータス 6.5.5.3. Error Validステータス
6.6. ソフトAXIスイッチ x
6.6.1. HBM2 IPカタログGUIでのAXIスイッチの選択
7. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerのパフォーマンス x
7.1. High Bandwidth Memory (HBM2) DRAMの帯域幅 7.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IP HBM2 IPの効率 7.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのレイテンシー 7.4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのタイミング 7.5. High Bandwidth Memory (HBM2) Interface Inte FPGA IP DRAM温度の読み取り
1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPについて
2. High Bandwidth Memoryの概要
3. インテル® Stratix® 10 HBM2のアーキテクチャー
4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPの作成とパラメーター化
5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
6. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのインターフェイス
7. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerのパフォーマンス
8. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドのアーカイブ
9. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドの改訂履歴

6.3.1. AXI書き込みトランザクション

AXI書き込みアドレス

AXI書き込みトランザクションを開始するには、有効なWrite Address信号の発行を、AXI Write Address Busである AWADDR で行います。ユーザーロジックでは、有効な書き込みアドレスの提供を AWADDR バスで行い、AWVALID をアサートして、アドレスが有効であることを示す必要があります。マスターで AWVALID 信号をアサートできるのは、有効なアドレスおよび制御情報を駆動している場合のみです。

HBM2コントローラーでは、Writeコマンド・トランザクションの受け入れ準備ができると、AWREADY 信号をアサートします。アドレス転送が起こるのは、AWVALID と AWREADY の両方がアサートされた場合です。

自動プリチャージのユーザー信号である AWUSER もまた、AWADDRと同じタイミングに従います。つまり、AWUSER の提示は AWADDR と同じタイミングでする必要があります。

AXI書き込みデータ

書き込みバースト中、マスターで WVALID 信号をアサートするのは、マスターで有効な書き込みデータを駆動している場合のみです。アサートされた場合、WVALID のアサート状態を保つ必要があるのは、スレーブで WREADY をアサートした後のクロックの立ち上がりエッジまでです。マスターによる WLAST 信号のアサートは、最終書き込み転送のバーストでの駆動中に行う必要があります。ユーザーロジックによる書き込みアドレスの発行は、書き込みデータの発行と同じ順序で行う必要があります。書き込みデータ転送が起こるのは、WVALIDとWREADYの両方がHIGHのときです。

次の図で示しているのは、BL8 Writeトランザクションです。マスターでは、T1でのWriteアドレス (WA0) のアサートをトランザクションID AWID0 を使用して行います。HBM2コントローラーで AWREADY をアサートするのは、書き込み要求の受け入れ準備ができたときです。マスターでは、WriteデータのアサートをクロックサイクルT3で行います。コントローラー WREADY はすでにアサートされているため、書き込みデータの受け入れ開始は、サイクルT3からです。バースト8トランザクションの最後の部分がアサートされるのは、クロックサイクルT4です。

図 22. AXI書き込みトランザクション (Pseudo-BL8メモリー書き込みトランザクションを使用)

書き込み応答チャネル

HBM2コントローラーでは、Write Responseチャネルを使用して、正常なWriteトランザクションに応答します。スレーブで BVALID 信号をアサートするのは、スレーブで有効な書き込み応答を駆動している場合のみです。アサートされた場合、BVALID のアサート状態を保つ必要があるのは、マスターで BREADY をアサートした後のクロックの立ち上がりエッジまでです。BREADY のデフォルト状態がHighになる可能性があるのは、マスターによる1サイクルでの書き込み応答の受け入れが常時可能な場合のみです。

レベル 2 の表題