インテルのみ表示可能 — GUID: xpr1523126105499
Ixiasoft
1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPについて
2. High Bandwidth Memoryの概要
3. インテル® Stratix® 10 HBM2のアーキテクチャー
4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPの作成とパラメーター化
5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
6. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのインターフェイス
7. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerのパフォーマンス
8. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドのアーカイブ
9. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドの改訂履歴
4.2.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのGeneralパラメーター
4.2.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのFPGA I/Oパラメーター
4.2.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのControllerパラメーター
4.2.4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのDiagnosticパラメーター
4.2.5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのExample Designsパラメーター
5.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのデザイン例
5.2. ModelSim* およびQuesta* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
5.3. Synopsys VCS* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
5.4. Riviera-PRO* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
5.5. Cadence NCSim*によるHigh Bandwidth Memory (HBM2) Interface FPGA IPのシミュレーション
5.6. Cadence Xcelium* Parallel SimulatorによるHigh Bandwidth Memory (HBM2) Interface FPGA IPのシミュレーション
5.7. 高効率のためのHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
5.8. ユーザー・プロジェクトでインスタンス化されたHigh Bandwidth Memory (HBM2) Interface IPのシミュレーション
7.1. High Bandwidth Memory (HBM2) DRAMの帯域幅
7.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IP HBM2 IPの効率
7.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのレイテンシー
7.4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのタイミング
7.5. High Bandwidth Memory (HBM2) Interface Inte FPGA IP DRAM温度の読み取り
インテルのみ表示可能 — GUID: xpr1523126105499
Ixiasoft
6.5.5.1. 割り込みイネーブルと割り込み生成の条件
特定の条件に基づいて割り込みを実行するには、条件を設定して、割り込み生成をイネーブルしてください。
割り込み生成をイネーブルするには、コマンドの発行をアドレス位置16'h0100 (Pseudo Channel 0の場合) および16'h0200 (Pseudo Channel 1の場合) に対して行います。これには、対応するWrite Data (PWDATA) を使用します。
- PWDATA[0] - 割り込みをイネーブルです。
- PWDATA[11:1] - さまざまなステータス信号を一覧表示します。これを単独または組み合わせて使用して、Interrupt信号をトリガーします。
- Mask値を1'b0に設定して、対応するエラー条件を使用し、Interrupt信号を生成します。
- Mask値を1’b1に設定すると、Interruptジェネレーターでは、その特定のエラー状態を無視します。例えば、ダブルビット・エラー条件を使用してInterrupt信号を生成するには、PWDATA[2] を1’b0に設定します。
次の表で説明するのは、16ビットWrite Data (PWDATA) のInterrupt Enableおよび割り込み条件の設定についてです。
書き込みデータビットの定義 | 説明 |
---|---|
[0] | Interrupt Enable : HBM2コントローラーへの割り込みをイネーブルします。これは、PWDATA[11:1] で設定した条件がTRUEの場合です。 1 - Interruptをイネーブルします。 0 - Interruptをディスエーブルします。 |
[1] | SBE Interrupt Maskです。 |
[2] | DBE Interrupt Maskです。 |
[3] | Read DPE Interrupt Maskです。 |
[4] | Write DPE Interrupt Maskです。 |
[5] | Address Command Interrupt Maskです。 |
[6] | CATTRIP Interrupt Maskです。 |
[7] | Calibration Interrupt Maskです。 |
[8] | Write SRAM SBE Interrupt Maskです。 |
[9] | Write SRAM DBE Interrupt Maskです。 |
[10] | Read SRAM SBE Interrupt Maskです。 |
[11] | Read SRAM DBE Interrupt Maskです。 |
[15:12] | 予約済み。 |