High Bandwidth Memory (HBM2) Interface Intel® FPGA IPユーザーガイド

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ID 683189
日付 10/05/2020
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ドキュメント目次
ドキュメント目次 x
1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPについて 2. High Bandwidth Memoryの概要 3. インテル® Stratix® 10 HBM2のアーキテクチャー 4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPの作成とパラメーター化 5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 6. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのインターフェイス 7. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerのパフォーマンス 8. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドのアーカイブ 9. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドの改訂履歴
1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPについて x
1.1. リリース情報
2. High Bandwidth Memoryの概要 x
2.1. インテル® Stratix® 10デバイスのHBM2 2.2. HBM2 DRAMの構造 2.3. インテル® Stratix® 10 HBM2の機能 2.4. インテル® Stratix® 10 HBM2コントローラーの機能
3. インテル® Stratix® 10 HBM2のアーキテクチャー x
3.1. インテル® Stratix® 10 HBM2の概要 3.2. インテル® Stratix® 10 UIBのアーキテクチャー 3.3. インテル® Stratix® 10 HBM2コントローラーのアーキテクチャー
3.3. インテル® Stratix® 10 HBM2コントローラーのアーキテクチャー x
3.3.1. インテル® Stratix® 10 HBM2コントローラーの詳細
4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPの作成とパラメーター化 x
4.1. High Bandwidth Memory (HBM2) Interface FPGA IP向け インテル® Quartus® Primeプロ・エディション・プロジェクトの作成 4.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのパラメーター化 4.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのピン・プランニング
4.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのパラメーター化 x
4.2.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのGeneralパラメーター 4.2.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのFPGA I/Oパラメーター 4.2.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのControllerパラメーター 4.2.4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのDiagnosticパラメーター 4.2.5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのExample Designsパラメーター
5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション x
5.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのデザイン例 5.2. ModelSim* およびQuesta* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 5.3. Synopsys VCS* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 5.4. Riviera-PRO* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 5.5. Cadence NCSim*によるHigh Bandwidth Memory (HBM2) Interface FPGA IPのシミュレーション 5.6. Cadence Xcelium* Parallel SimulatorによるHigh Bandwidth Memory (HBM2) Interface FPGA IPのシミュレーション 5.7. 高効率のためのHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 5.8. ユーザー・プロジェクトでインスタンス化されたHigh Bandwidth Memory (HBM2) Interface IPのシミュレーション
6. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのインターフェイス x
6.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのハイレベルブロック図 6.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerインターフェイス信号 6.3. ユーザーAXIインターフェイスのタイミング 6.4. ユーザーAPBインターフェイスのタイミング 6.5. HBM2 Controllerへのユーザー制御アクセス 6.6. ソフトAXIスイッチ
6.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerインターフェイス信号 x
6.2.1. クロック信号 6.2.2. リセット信号 hbm_only_reset_inのタイミング HBM2インターフェイスの信頼性の高いキャリブレーションに関するリセットの推奨事項 6.2.3. キャリブレーション・ステータス信号 6.2.4. メモリー・インターフェイス信号 6.2.5. ユーザー・インターフェイス信号 6.2.6. AXIユーザー・インターフェイス信号 6.2.7. サイドバンドAPBインターフェイス 6.2.8. Avalon® Memory-Mapped (AVMM) インターフェイス信号
6.3. ユーザーAXIインターフェイスのタイミング x
6.3.1. AXI書き込みトランザクション 6.3.2. AXI読み出しトランザクション 6.3.3. ユーザーロジックからHBM2 Controller AXI Interfaceへのタイミングの改善
6.4. ユーザーAPBインターフェイスのタイミング x
6.4.1. Advanced Peripheral Busプロトコル 6.4.2. APB Interfaceのタイミング
6.5. HBM2 Controllerへのユーザー制御アクセス x
6.5.1. ユーザー制御のRefresh 6.5.2. 温度とキャリブレーション・ステータスの読み取り 6.5.3. Power Downステータス 6.5.4. ECC Errorステータス 6.5.5. ユーザー割り込み 6.5.6. ECCエラー訂正および検出
6.5.5. ユーザー割り込み x
6.5.5.1. 割り込みイネーブルと割り込み生成の条件 6.5.5.2. Interruptステータス 6.5.5.3. Error Validステータス
6.6. ソフトAXIスイッチ x
6.6.1. HBM2 IPカタログGUIでのAXIスイッチの選択
7. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerのパフォーマンス x
7.1. High Bandwidth Memory (HBM2) DRAMの帯域幅 7.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IP HBM2 IPの効率 7.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのレイテンシー 7.4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのタイミング 7.5. High Bandwidth Memory (HBM2) Interface Inte FPGA IP DRAM温度の読み取り
1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPについて
2. High Bandwidth Memoryの概要
3. インテル® Stratix® 10 HBM2のアーキテクチャー
4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPの作成とパラメーター化
5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
6. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのインターフェイス
7. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerのパフォーマンス
8. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドのアーカイブ
9. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドの改訂履歴

6.2.2. リセット信号

表 18.  リセット信号
信号 入力/出力 説明
wmcrst_n_in 入力 コアロジック外部入力リセットです。アクティブLOWです。Soft Logic Adaptorを含むすべてのファブリック・ロジックをリセットします。これは非同期リセット信号です。このリセットのアサートは、AXIインターフェイスがアイドル状態で、保留中のメモリー・トランザクションがない場合にのみ行う必要があります。
hbm_only_reset_in 入力 ソフト・ファブリックAXIロジック、およびHBM2 DRAM、HBMコントローラー、PHYなどのハード化されたUIBSSのリセット要求です。 インテル® Quartus® Prime開発ソフトウェア・バージョン19.4以降では、 インテル® では、HBMサブシステムをリセットする必要がある場合は、hbm_only_reset_inのみを使用することをお勧めします。これはDRAMへのアクティブなトラフィック中、またはインターフェイスがアイドル状態の両方の場合です。(この表の下の追加情報を参照してください。)
wmcrst_n_x_reset_n 出力

コア入力リセットです。AXIインターフェイス・クロック・ドメインに同期しています。各AXI Channelに1つです (xで表されます)。

インテルでは、ユーザー・インターフェイスで使用する各チャネルリセット出力は、対応チャネルのAXIインターフェイスを駆動するロジック内のものを推奨しています。

hbm_only_reset_inのタイミング

hbm_only_reset_in 信号では、再キャリブレーションを開始せずに、ソフトAXIロジック、ハード化されたUIBSS、およびHBM2 DRAMのリセットを要求します。この信号は、 インテル® Quartus® Prime開発ソフトウェア・バージョン19.4以降でサポートされています。

次の波形は、この信号に関連するタイミングを示しています。

図 17. hbm_only_reset_inのタイミング

次のシーケンスは、hbm_only_reset_in信号の要件とタイミングの説明です。

  • hbm_only_reset_in信号は、内部でコアクロック (ext_core_clk) に同期されます。このリセット入力により立ち上がりエッジが検出されます。最小要件は、この信号を1コア・クロック・サイクルの間アサートすることです。
  • wmcrst_n_x_reset_nは、コアクロックに同期したリセット出力です。 インテル® では、ユーザー・ロジック・リセットをこのリセット出力に接続して、AXIトラフィックの停止がリセットシーケンス中にできるようにすることをお勧めします。
  • リセットシーケンスの開始は、wmcrst_n_x_reset_nがLowになることで示されます。
  • リセットシーケンスの終了は、wmcrst_n_x_reset_nがHighになることで示されます。
  • hbm_only_reset_inのアサートは、wmcrst_n_x_reset_nがHighになった (リセットが完了した) 後に再度できます。リセットシーケンス中 のhbm_only_reset_inのアサートは無視されます。
  • local_cal_success信号は、リセットシーケンスの開始後、数コア・クロック・サイクルの間デアサートされますが、これによって再キャリブレーションが実行されることはありません。

HBM2インターフェイスの信頼性の高いキャリブレーションに関するリセットの推奨事項

HBM2インターフェイスの信頼性の高いキャリブレーションについては、次のリセット信号のガイドラインに従ってください。

  • Reset Release Intel FPGA IPが、デザインでインスタンス化されていることを確認します。このIPでは、FPGAのリセット状態が、すべてのレジスターとコアロジックがユーザーモードになるまで保たれるようにします。 インテル® では、Reset Release Intel FPGA IPのninit_done出力をリセット回路への初期入力の1つとして使用することをお勧めします。このIPは、IP CatalogのBasic Functions > Configuration and Programming > Reset Release Intel FPGA IPにあります。このIPの使用に関する詳細は、次を参照してください。 デザインでのリセット・リリース・インテルFPGA IPの使用 https://www.intel.co.jp/content/www/jp/ja/programmable/documentation/sss1439972793861.html#yrh1549912878013

    このIPのninit_done信号出力を使用して、コア入力リセット (wmcrst_n_in) をゲートします。ninit_done出力はアクティブLowです。つまり、FPGAがユーザーモードに入ると ninit_done = 0 になります。

  • wmcrst_n_in (アクティブLowソフトロジックのリセット入力) およびhbm_only_reset_in (HBMサブシステムのハードロジックとしてのソフトロジックに対するアクティブHighリセット信号) のアサートは、キャリブレーションの完了後までされないようにします。
  • インテル® Quartus® Prime開発ソフトウェア・バージョン19.4以降の場合、 インテル® では、HBMサブシステムをリセットする必要がある場合は常に、 HBM_only_reset_inを使用することをお勧めします。これは、 DRAMへのアクティブ・トラフィック中またはインターフェイスのアイドル中の両方が対象です。
  • ext_core_clk (コアAXIインターフェイス入力クロック) を生成するI/O PLLのリセットは、I/O PLLがロック状態になるとできません。
  • wmcrst_n_x_reset_n信号は、UIBSSからの出力としてx で表されるHBM2チャネルごとに駆動される、ユーザーAXIインターフェイスと、チャネルごとに提供されるwmc_clk_x_clkによって使用されます。これは、図 16 で示しているとおりです。
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レベル 2 の表題