| 2020.04.13 |
20.1 |
19.4.0 |
- 作成とパラメーター化 の章のHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのGeneralパラメーター のトピックに次の変更を加えました。
- General タブの図を更新しました。
- GeneralタブのHBM2 Interface欄 の表を修正しました。
- GeneralタブのAXI Interface欄 の表で、Backpressure latency (clock cycles) の説明の段落を追加しました。
- High Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション の章に次の変更を加えました。
- Diagnostics の章のAXIユーザー・インターフェイス信号 のトピックに次の変更を加えました。
- AXI IDの定義 のセクションを追加しました。
- AXIアドレスの定義 のセクションに項目を1つ追加し、2番目の図を追加しました。
- ユーザーポート0のAXI4 Write Address (Command) チャネル の表で axi_0_0awid および axi_0_0_awaddr の情報を修正しました。
- ユーザーポート0のAXI4 Read Address (Command) チャネル の表で axi_0_0arid および axi_0_0_araddr の情報を修正しました。
- ゼロ以外のレイテンシーのバックプレッシャー のトピックのAXIバックプレッシャー・レイテンシーの選択 の図を更新しました。
- ソフトAXIスイッチ およびHBM2 IPカタログGUIでのAXIスイッチの選択 のトピックをHigh Bandwidth Memory (HBM2) Interface Intel FPGA IP Interface の章に追加しました。
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| 2020.03.02 |
19.4 |
19.3.0 |
High Bandwidth Memory (HBM2) Interface FPGA IP Interface の章の インテル® AXIユーザー・インターフェイス信号 のトピックに次の変更を加えました。
- ユーザーポート0のAXI4 Write Address (Command) チャネル の表の axi_0_awsize ポートの説明を修正しました。
- ユーザーポート0のAXI4 Write Address (Command) チャネル の表で axi_0_0_wuser_data および axi_0_0_wuser_strb ポートの名前と説明を変更しました。axi_0_0_wstrb および axi_0_0_wvalid ポートの説明に若干の変更を加えました。
- axi_0_0_arsize および axi_0_0_arburst ポートの説明をユーザーポート0のAXI4 Read Address (Command) チャネル で修正しました。
- ユーザーポート0の Read Dataチャネル の表の3番目と4番目のエントリーの名前を変更しました。axi_0_rvalid ポートの説明に文を追加しました。
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| 2019.12.16 |
19.4 |
19.3.0 |
- High Bandwidth Memory (HBM2) Interface Intel FPGA IPの作成とパラメーター化 の章に次の変更を加えました。
- General Parameters for High Bandwidth Memory (HBM2) Interface Intel FPGA IP のトピックで、GeneralタブのAXI Interface欄 の表のBackpressure latency パラメーターの説明を修正しました。
- High Bandwidth Memory (HBM2) Interface Intel FPGA IP Interface の章に次の変更を加えました。
- hbm_only_reset_in 信号に関する追加情報をリセット信号 のトピックに追加しました。
- クロックおよびリセットに関する追加情報をリセット信号 のトピックに追加しました。
- ユーザーロジックからHBM2 Controller AXI Interfaceへのタイミングの改善 のトピックのタイトルをゼロ以外のレイテンシーのバックプレッシャー に変更しました。トピックの内容に大幅な変更を加えました。
- High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerのパフォーマンス の章に次の変更を加えました。
- 温度の影響に関する内容をHigh Bandwidth Memory (HBM2) Interface Intel FPGA IP HBM2 IPの効率 のトピックに追加しました。
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| 2019.09.19 |
19.2.0 |
19.2.0 |
- 高帯域幅メモリーの概要 の章の インテル® Stratix® 10 MX HBM2の機能 のセクションで、Pseudo Channelモードの説明を明確にしました。
- インテル® Stratix® 10 MX HBM2のアーキテクチャー の章で、 インテル® Stratix® 10 MX UIBのアーキテクチャー のトピックのHBM2 DRAM のセクションを修正しました。
- High Bandwidth Memory (HBM2) Interface Intel FPGA IP Interface の章に次の変更を加えました。
- ext_core_clk_locked および sig の説明をクロック信号 のトピック内で修正しました。
- axi_0_0_awlen、 axi_0_0_awsize、 axi_0_0_awburst、axi_0_0_arlen、axi_0_0_arsize、および axi_0_0_arburst ポートの説明をAXIユーザー・インターフェイス信号 のトピック内で修正しました。
- AXI書き込みトランザクション のトピックのAXI書き込みアドレス のセクションおよびAXI読み出しトランザクション のトピックの読み出しアドレス のセクションに軽微な追加を行いました。
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| 2019.07.25 |
19.2.0 |
19.2.0 |
- High Bandwidth Memory (HBM2) Interface Intel FPGA IPについてを追加しました。
- リフレッシュ・モード の説明をHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのControllerパラメーター のトピックのControllerタブのController Configuration 0の欄 の表の説明を改訂しました。
- High Bandwidth Memory (HBM2) Interface Intel FPGA IP のGeneralパラメーターの図7を更新しました。
- High Bandwidth Memory (HBM2) Interface Intel FPGA IP のDiagnosticパラメーターの図9を更新しました。
- Disable HBM model transaction messages in simulation の行をHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのDiagnosticパラメーター の表9に追加しました。
- High Bandwidth Memory (HBM2) Interface Intel FPGA IPの高効率シミュレーション の図13を更新しました。
- ユーザーロジックからHBM2 Controller AXI Interfaceへのタイミングの改善 の図20を更新しました。
- Width値をAXIユーザー・インターフェイス信号 の表23および26で更新しました。
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| 2019.05.03 |
19.1 |
19.1 |
- Diagnostics タブの画像をHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのDiagnosticパラメーター およびSimulating High Bandwidth Memory (HBM2) Interface Intel FPGA IPの高効率シミュレーション のトピック内で更新しました。
- PLLリファレンス・クロック周波数 の説明を High Bandwidth Memory (HBM2) Interface Intel FPGA IPのGeneralパラメーター のトピック内のGeneralタブのClocks欄 の表で修正しました。
- High BandwidthMemory (HBM2) Interface Intel FPGA IPのDiagnosticパラメーター のトピック内のDiagnosticsタブのTraffic Generator欄 の表に行を追加しました。
- High Bandwidth Memory (HBM2) Interface Intel FPGA IPの高効率シミュレーション のトピックに項目を追加しました。
- インテル® Stratix® 10 MX HBM2コントローラーの機能 のトピックの3項目で軽微な言い換えを行いました。
- High Bandwidth Memory (HBM2) Interface Intel FPGA IPのピン・プランニング のトピック内の入力リファレンス・クロックのジッター仕様 のセクションを改変しました。
- High Bandwidth Memory (HBM2) Interface Intel FPGA IP HBM2 IPの効率 のトピック内のコントローラーの効率に影響する要因 のセクションの内容を書き足しました。
- High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドのアーカイブ の章を追加しました。
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| 2018.12.24 |
18.1.1 |
18.1.1 |
- インテル® Stratix® 10 MX HBM2のアーキテクチャー の章内の図3 インテル® Stratix® 10 MX HBM2実装のブロック図 を差し替えました。
- インテル® Stratix® 10 MX HBM2 IPの生成 の章を再構成してタイトルをHigh Bandwidth Memory (HBM2) Interface Intel FPGA IP の作成とパラメーター化に変更し
- デザイン例の生成およびHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのデザイン例 のトピックをHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPの作成とパラメーター化 の章から削除しました。
- High Bandwidth Memory (HBM2) Interface Intel FPGA IP Interface の章の図15 HBM2 IPのクロッキングおよびリセット図、図16 AXIアドレスの定義、図18 AXI書き込みトランザクション、および図19 AXI読み出しトランザクション を差し替えました。
- ユーザーロジックからHBM2 Controller AXI Interfaceへのタイミングの改善 のトピックをHigh Bandwidth Memory (HBM2) Interface Intel FPGA IP Interface の章に追加しました。
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| 2018.05.07 |
18.0 |
18.0 |
- 文書名を インテル® Stratix® 10 MX HBM2 IP User Guide からHigh Bandwidth Memory (HBM2) Interface Intel FPGA IP User Guide に変更しました。
- 第1章高帯域幅メモリーの概要 に次の変更を加えました。
- ECCサポートを インテル® Stratix® 10 MX HBM2の機能 のトピックに追加しました。
- インテル® Stratix® 10 MX HBM2コントローラーの機能 の4番目と6番目の項目を修正しました。
- 第2章 インテル® Stratix® 10 MX HBM2のアーキテクチャー に次の変更を加えました。
- インテル® Stratix® 10 MX HBM2アーキテクチャー のトピックの両方の図を変更しました。
- インテル® Stratix® 10 MX HBM2アーキテクチャー のトピックの図4の直前の段落に文を追加しました。
- インテル® Stratix® 10 MX HBM2アーキテクチャー のトピックの最後の段落を拡張しました。
- インテル® Stratix® 10 MX HBM2コントローラーの詳細 のトピックのHBM2バースト・トランザクション の説明で、AXIポートごとの書き込みおよび読み出しデータ・インターフェイスの指定幅を128ビットから256ビットに変更しました。
- インテル® Stratix® 10 MX HBM2コントローラーの詳細 のトピックのユーザー・インターフェイスとHBM2インターフェイスの周波数 の説明から最後の文を削除しました。
- ECCの説明を インテル® Stratix® 10 MX HBM2コントローラーの詳細 のトピックの最後の部分付近に追加しました。
- 第3章High Bandwidth Memory (HBM2) Interface Intel FPGA IPの生成 に次の変更を加えました。
- 章のタイトルを インテル® Stratix® 10 MX HBM2 IPの生成 からHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPの生成 に変更しました。
- 手順のステップ3でメニュー選択の名前を変更し、図を差し替えました。
- 章全体でトピックのタイトル内のIP名を変更しました。
- High Bandwidth Memory (HBM2) Interface Intel FPGA IPのGeneralパラメーター のトピックのGeneralタブのClocks欄 のセクション内のCore clock frequency パラメーターの説明を変更しました。
- High Bandwidth Memory (HBM2) Interface Intel FPGA IPのDiagnosticパラメーター のセクションで、既存の2つのグラフィックを削除し、新しいグラフィックを1つ追加しました。Enable mixed trafficパラメーターをDiagnosticsタブのTraffic Generator欄 のセクションに追加しました。
- デザイン例の生成 のセクションの手順を改訂しました。
- インテル® Stratix® 10 MX HBM2 IPの合成用デザイン例 のトピックを削除しました。
- High Bandwidth Memory (HBM2) Interface Intel FPGA IPのデザイン例 およびHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのピン・プランニング のトピックを追加しました。
- High Bandwidth Memory (HBM2) Interface Intel FPGA IPのピン・プランニング のトピックで、入力リファレンス・クロックのジッター仕様入力リファレンス・クロックのジッター仕様 を10psピークツーピークから20psピークツーピークに変更しました。
- 第4章High Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション に次の変更を加えました。
- 章全体にわたりトピックのタイトル内で製品名を インテル® Stratix® 10 MX HBM2 IP からHigh Bandwidth Memory (HBM2) Interface Intel FPGA IP に変更しました。
- 第5章High Bandwidth Memory (HBM2) Interface Intel FPGA IP Interface に次の変更を加えました。
- 章全体にわたりトピックのタイトル内で製品名を インテル® Stratix® 10 MX HBM2 IP からHigh Bandwidth Memory (HBM2) Interface Intel FPGA IP に変更しました。
- クロック信号 およびリセット信号 のトピックの内容を改訂しました。
- キャリブレーション・ステータス信号 およびメモリー・インターフェイス信号 のトピックを追加しました。
- AXIインターフェイス信号 およびAXIアドレスの定義 のセクションをAXIユーザー・インターフェイス信号のトピックに追加しました。axi_0_0_awaddr ポートの説明を表15から削除し、 axi_0_0_araddr ポートの説明を表18から削除しました。
- ユーザーAXIインターフェイスのタイミング およびHBM2 Controllerへのユーザー制御アクセス のトピックを追加しました。
- ユーザー制御リフレッシュ のトピック内のバンクごとのユーザー・リフレッシュ およびすべてのバンクに対するユーザー・リフレッシュ のセクションに図を追加しました。
- 第6章High Bandwidth Memory (HBM2) Interface Intel FPGA IPコントローラーのパフォーマンス に次の変更を加えました。
- 章のタイトルを インテル® Stratix® 10 MX HBM2 IPコントローラーのパフォーマンス からHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPコントローラーのパフォーマンス に変更しました。
- 章全体のトピックのタイトル内のIP名を変更しました。
- High Bandwidth Memory (HBM2) Interface Intel FPGA IP DRAM温度の読み取り のトピックを追加しました。
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