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1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPについて
2. High Bandwidth Memoryの概要
3. インテル® Stratix® 10 HBM2のアーキテクチャー
4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPの作成とパラメーター化
5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
6. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのインターフェイス
7. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerのパフォーマンス
8. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドのアーカイブ
9. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドの改訂履歴
4.2.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのGeneralパラメーター
4.2.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのFPGA I/Oパラメーター
4.2.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのControllerパラメーター
4.2.4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのDiagnosticパラメーター
4.2.5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのExample Designsパラメーター
5.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのデザイン例
5.2. ModelSim* およびQuesta* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
5.3. Synopsys VCS* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
5.4. Riviera-PRO* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
5.5. Cadence NCSim*によるHigh Bandwidth Memory (HBM2) Interface FPGA IPのシミュレーション
5.6. Cadence Xcelium* Parallel SimulatorによるHigh Bandwidth Memory (HBM2) Interface FPGA IPのシミュレーション
5.7. 高効率のためのHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
5.8. ユーザー・プロジェクトでインスタンス化されたHigh Bandwidth Memory (HBM2) Interface IPのシミュレーション
7.1. High Bandwidth Memory (HBM2) DRAMの帯域幅
7.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IP HBM2 IPの効率
7.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのレイテンシー
7.4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのタイミング
7.5. High Bandwidth Memory (HBM2) Interface Inte FPGA IP DRAM温度の読み取り
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2.4. インテル® Stratix® 10 HBM2コントローラーの機能
インテル® Stratix® 10 FPGAでは、次のコントローラー機能を提供しています。
- ユーザー・アプリケーションとHBMCの通信にAXI4 Protocolを使用します。
- HBM2 Pseudo Channelごとに1つのAXI4インターフェイスがあります。各HBM2インターフェイスでは、16個のPseudo Channelに対して最大で16個のAXI4インターフェイスをサポートします。オプションとして Avalon® インターフェイスが、 インテル® Quartus® Prime開発ソフトウェアにより各Pseudo Channelに対してサポートされています。
- ユーザー・インターフェイスの動作は、HBM2インターフェイス周波数よりも低い周波数で可能です。サポートされる最大HBM2インターフェイス周波数は、FPGAデバイスのスピードグレードによって異なります。コアクロックの最小周波数は、HBM2インターフェイス周波数の4分の1です。
- 各AXIインターフェイスでは、256ビットのWrite Dataインターフェイスおよび256ビットのRead Dataインターフェイスをサポートします。
- コントローラーの32Bおよび64Bアクセス粒度では、バースト長4 (BL 4) および擬似BL 8 (2つの連続BL4) をサポートします。
- コントローラーでは、アウトオブオーダー・コマンド・スケジューリングおよび読み出しデータの並べ替えを提供します。
- コントローラーでは、ユーザーが開始するRefreshコマンドと、HBM2チャネル・ステータス・レジスターへのアクセスをサイドバンドのAdvanced Peripheral Bus (APB) インターフェイスを介してサポートします。
- コントローラーでは、データマスクまたはエラー訂正コード (ECC) をサポートします。データマスクまたはECCを使用しない場合、これらのビットは追加のデータビットとして使用できます。
関連情報