High Bandwidth Memory (HBM2) Interface Intel® FPGA IPユーザーガイド

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ID 683189
日付 10/05/2020
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ドキュメント目次
ドキュメント目次 x
1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPについて 2. High Bandwidth Memoryの概要 3. インテル® Stratix® 10 HBM2のアーキテクチャー 4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPの作成とパラメーター化 5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 6. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのインターフェイス 7. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerのパフォーマンス 8. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドのアーカイブ 9. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドの改訂履歴
1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPについて x
1.1. リリース情報
2. High Bandwidth Memoryの概要 x
2.1. インテル® Stratix® 10デバイスのHBM2 2.2. HBM2 DRAMの構造 2.3. インテル® Stratix® 10 HBM2の機能 2.4. インテル® Stratix® 10 HBM2コントローラーの機能
3. インテル® Stratix® 10 HBM2のアーキテクチャー x
3.1. インテル® Stratix® 10 HBM2の概要 3.2. インテル® Stratix® 10 UIBのアーキテクチャー 3.3. インテル® Stratix® 10 HBM2コントローラーのアーキテクチャー
3.3. インテル® Stratix® 10 HBM2コントローラーのアーキテクチャー x
3.3.1. インテル® Stratix® 10 HBM2コントローラーの詳細
4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPの作成とパラメーター化 x
4.1. High Bandwidth Memory (HBM2) Interface FPGA IP向け インテル® Quartus® Primeプロ・エディション・プロジェクトの作成 4.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのパラメーター化 4.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのピン・プランニング
4.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのパラメーター化 x
4.2.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのGeneralパラメーター 4.2.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのFPGA I/Oパラメーター 4.2.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのControllerパラメーター 4.2.4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのDiagnosticパラメーター 4.2.5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのExample Designsパラメーター
5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション x
5.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのデザイン例 5.2. ModelSim* およびQuesta* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 5.3. Synopsys VCS* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 5.4. Riviera-PRO* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 5.5. Cadence NCSim*によるHigh Bandwidth Memory (HBM2) Interface FPGA IPのシミュレーション 5.6. Cadence Xcelium* Parallel SimulatorによるHigh Bandwidth Memory (HBM2) Interface FPGA IPのシミュレーション 5.7. 高効率のためのHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 5.8. ユーザー・プロジェクトでインスタンス化されたHigh Bandwidth Memory (HBM2) Interface IPのシミュレーション
6. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのインターフェイス x
6.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのハイレベルブロック図 6.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerインターフェイス信号 6.3. ユーザーAXIインターフェイスのタイミング 6.4. ユーザーAPBインターフェイスのタイミング 6.5. HBM2 Controllerへのユーザー制御アクセス 6.6. ソフトAXIスイッチ
6.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerインターフェイス信号 x
6.2.1. クロック信号 6.2.2. リセット信号 6.2.3. キャリブレーション・ステータス信号 6.2.4. メモリー・インターフェイス信号 6.2.5. ユーザー・インターフェイス信号 6.2.6. AXIユーザー・インターフェイス信号 6.2.7. サイドバンドAPBインターフェイス 6.2.8. Avalon® Memory-Mapped (AVMM) インターフェイス信号
6.3. ユーザーAXIインターフェイスのタイミング x
6.3.1. AXI書き込みトランザクション 6.3.2. AXI読み出しトランザクション 6.3.3. ユーザーロジックからHBM2 Controller AXI Interfaceへのタイミングの改善
6.4. ユーザーAPBインターフェイスのタイミング x
6.4.1. Advanced Peripheral Busプロトコル 6.4.2. APB Interfaceのタイミング
6.5. HBM2 Controllerへのユーザー制御アクセス x
6.5.1. ユーザー制御のRefresh 6.5.2. 温度とキャリブレーション・ステータスの読み取り 6.5.3. Power Downステータス 6.5.4. ECC Errorステータス 6.5.5. ユーザー割り込み 6.5.6. ECCエラー訂正および検出
6.5.5. ユーザー割り込み x
6.5.5.1. 割り込みイネーブルと割り込み生成の条件 6.5.5.2. Interruptステータス 6.5.5.3. Error Validステータス
6.6. ソフトAXIスイッチ x
6.6.1. HBM2 IPカタログGUIでのAXIスイッチの選択
7. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerのパフォーマンス x
7.1. High Bandwidth Memory (HBM2) DRAMの帯域幅 7.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IP HBM2 IPの効率 7.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのレイテンシー 7.4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのタイミング 7.5. High Bandwidth Memory (HBM2) Interface Inte FPGA IP DRAM温度の読み取り
1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPについて
2. High Bandwidth Memoryの概要
3. インテル® Stratix® 10 HBM2のアーキテクチャー
4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPの作成とパラメーター化
5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
6. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのインターフェイス
7. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerのパフォーマンス
8. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドのアーカイブ
9. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドの改訂履歴

7.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IP HBM2 IPの効率

High Bandwidth Memory (HBM2) Interface Intel FPGA IPの効率から、AXIインターフェイスでのデータバス使用率を推定します。 AXI4プロトコルでは、独立した書き込みおよび読み出しアドレスとデータチャネルをサポートし、同時書き込みおよび読み出しトランザクションを受け入れます。効率値の計算では、コアクロック周波数とメモリークロック周波数が異なることが考慮されています。HBM2 IPのデザイン例に含まれる効率モニターでは、効率や最小レイテンシーを報告します。これは、シミュレーションするトランザクションで観察されるものです。効率モニターのイネーブルは、HBM2 IPパラメーター・エディターのDiagnosticsタブでできます。

次の式で表しているのは、HBM2コントローラーの効率です。

Efficiency = ((Write transactions + Read transactions accepted by HBM2 controller)/total valid transaction count) * (core clk frequency * 2/HBM2 interface frequency) * 100
  • Write transactions: HBM2コントローラーで受け入れるユーザー書き込みデータ・トランザクションを指します (ユーザーによってアサートされたAXI WVALIDおよびコントローラーによってアサートされた対応AXI WREADY)。
  • Read transactions: HBM2コントローラーで受け入れるユーザー読み出しデータ・トランザクションを指します (ユーザーによってアサートされたAXI RVALIDおよびコントローラーによってアサートされた対応AXI RREADY)。
  • total valid transaction count: 最初の有効トランザクションが発行された後のトランザクション時間の合計です。
  • core frequency (MHz): ユーザーロジックが動作する周波数です。コアが動作する周波数は、HBM2インターフェイスよりも低い周波数です。
  • HBM2 interface frequency (MHz): HBM2インターフェイスが動作する周波数です。

HBM2コントローラーにより、ユーザー・インターフェイスからの任意のアドレスパターンに対して高い効率が提供されます。コントローラーでは、着信コマンドを効率的にスケジュールし、頻繁なプリチャージとアクティブ化コマンドのほか、可能な場合は頻繁なバス・ターンアラウンドを回避します。

コントローラーの効率に影響する要因

いくつかの要因によりコントローラーの効率が影響されます。最良の効率を得るには、次の要素をデザインで考慮する必要があります。

  • ユーザー・インターフェイス周波数とHBM2インターフェイス周波数: FPGAファブリック内のユーザーロジックの周波数は、上記の例に示すように、HBM2のメモリー効率を決定する上で重要な役割を果たします。
  • Controller Setting
    • Reorder BufferをController Settingsでディスエーブルして、効率を改善します。(ただし、アプリケーションにより、読み出しデータと読み出し要求の提供の順序を同じにする必要がある場合は、Reorder Bufferをイネーブルすることをお勧めします。)
    • バースト長: 擬似BL8モードは、連続するBL4間のメモリーアクセスのタイミングの短縮に役立ちます。これによりコントローラーの効率が向上します。
  • Traffic Pattern: トラフィック・パターンは、コントローラーの効率を決定する上で重要な役割を果たします。
    • シーケンシャルDRAMアドレスとランダムDRAMアドレス: シーケンシャル・アドレスを使用すると、コントローラーによる連続書き込み要求の発行が、開いているページに対して行われ、コントローラーを高効率にすることができます。ランダムアドレスにはPRECHARGE/ACTIVATEコマンドが絶えず必要であり、コントローラーの効率が低下する場合があります。
    • User Auto Precharge PolicyをFORCEDに設定し、AXIインターフェイスの awuser/aruser 信号をHIGHに設定して、ランダム・トランザクションのAuto Prechargeをイネーブルします。シーケンシャル・トランザクションの場合、Auto Precharge Policyポリシーの設定をHINTにします。
    • Sequential Read OnlyまたはWrite Onlyトランザクション: シーケンシャル読み出し専用または書き込み専用トランザクションでは、効率が向上します。これは、DRAM双方向データバスのバス・ターンアラウンド・タイムが回避されるためです。
  • AXI Transaction ID: さまざまなAXIトランザクションIDを使用すると、HBM2コントローラーで高効率のトランザクションをスケジュールするのに役立ちます。同じAXIトランザクションIDを使用すると、コマンドの順序が維持され、効率が低下する場合があります。
  • Temperature: 主に次の2つの温度の影響により、 インテル® Stratix® 10 HBM2インターフェイスのデータ転送に使用できる帯域幅が減ります。
    • HBM2がGeneral > Threshold temperature for AXI throttlingパラメーターで設定された温度しきい値およびAXI throttling ratioの値 を超えている場合。
    • 85°Cを超えると、HBM2の更新がより頻繁に発生するため、データ転送に使用できる帯域幅が少なくなります。85°Cでは、リフレッシュ・レートは2倍で、95°Cでは、標準的なリフレッシュ時間間隔の7.8マイクロ秒よりも4倍頻繁です。
    HBM2 TEMPレジスター値は、AXI APBバスを介して読み戻すことができ、メモリーのリフレッシュ、温度、およびデータ帯域幅の相関を支援します。
レベル 2 の表題